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基于Verilog的数字锁相环。包括三个模块，数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成-Verilog-based digital PLL. Consists of three modules, the digital phase detector DPD, digital loop filter DLF, digitally controlled oscillator DCO three parts
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pid控制单片机编程 DA模块两路（OUT1、OUT2）输出三角波经AD10次采样并与
之比较经数字滤波、双闭环PID调节后PWM生成以及经逆变后
电压控制-pid control of single-chip programming two-way DA module (OUT1, OUT2) output triangle wave by AD10 and compared with samples by the digital filter, double-loop P
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对基带数字通信的位同步过程进行了仿真，采用Gardner算法，没有用插值。符号用SRRC进行脉冲成形，环路滤波器没有用PI回路，是简单的alfa，1-alfa低通滤波，NCO调整也比较简单。-Baseband digital communications for the bit synchronization process of the simulation, using Gardner algorithm, did not use interpolation. Carried out wit
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数字环路滤波器是由变模可逆计数器构成的。
该计数器设计为一个17 位可编程(可变模数) 可逆
计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversible counter, counting range is s
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QPSK全数字接收机PDF，详细介绍了QPSK全数字接收机的构成，环路滤波器、内插器、Gardner定时恢复等部分的详细设计-QPSK digital receiver PDF, details of the composition of QPSK digital receiver, loop filter, interpolator, Gardner Timing Recovery and other parts of the detailed design
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。利用理想二阶锁相环构造了三阶
环，对其捕获带宽、时间响应特性、稳定性和误差响应特性进行了仿真研究，分析了三阶环的参数选择
原则和跟踪卫星多普勒频偏的能力，并给出了环路滤波器的数字实现框图-. Ideal second-order phase-locked loop constructed using the third-order loop, its capture bandwidth, time response, stability and response characteris
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一种短波高速QAM信号快速无抖动码元同步方案的设计,文章基于Gardner定时误差检测算法、预滤波和一阶过零检测锁相环理论,结合卡尔曼
滤波算法,设计了一种快速无抖动的短波高速QAM信号全数字解调码元同步方案,从理论上
推导了方案中各个参数的设置方法,并在不同的信道环境下测试算法的性能,仿真结果显示
该方案具有优良的性能。
-A short high-speed QAM signal symbol timing quickly without jitter in the desi
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能够完成低相噪、低杂波数字锁相环路滤波器-Low phase noise, low clutter digital phase-locked loop filter design
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it is the collection of the modules involved inthe design of digital fm.the code coves the key components like numerically controlled oscillator, loop filter, fir filter ,phase detector along with the complete cicuit implementation of the digital fm
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数字接收机中的FIR滤波器，环形滤波器设计参考,VHDL代码-the FIR filter， loop filter design in a digital receiver,vhdl code
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本文提出了一种适用于低轨卫异扩频通信系统的多普勒频移快捕方法.该方法基于数字匹配滤波器及自动频率控制环路_利用数字匹配滤波器的囚码快捕特性及其输出主相关峰值对频偏的敏感性，缩短多普勒频移的
捕获时间.论文首先推导了多普勒频移的平均捕获时间表达式，然后根据数值分析结果得到了准最佳捕获判决策略，最后通过比较验证了该快捕方法相对于传统串行捕获方法在性能上的提高.
-This paper presents a low-orbit health for different spread spect
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本设计是一个数字调频收音机，调频就是频率调制，所谓频率调制就是原来等幅恒频的高频信号的频率，随着调制信号（音频信号）的幅度变化而变化，调频收音机（FM Radio）就是接收这些频率调制的无线电信号，经过解调还原成原信号的电子设备。FM Radio电路一般主要由接收天线、振荡器、混频器、AGC（自动增益控制）、中频放大器、中频限幅器、中频滤波器、鉴频器、低频静噪电路、搜索调谐电路、信号检测电路及频率锁定环路、音频输出电路等组成。本设计就是用单片机控制集成了上述所有FM功能的专用芯片，设计一个数字
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从数字电路角度，分析PI(比例和积分）环路滤波电路所组成的闭环控制环路的传输函数以及误差传输函数的形状，从中可以看书环路的peaking，3db带宽以及稳定性等性能-From the perspective of digital circuits, analyze the PI（propotional & integral) loop filter s closed-loop transfer function as well as the error transfer function, fr
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基于FPGA的数字锁相环中环路滤波器的设计-FPGA digital PLL loop filter design
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数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
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单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
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单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
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基于costas环路的载波同步，使收发时钟频率和相位一致，环路包括四个部分乘法器和低通滤波、鉴相器、环路滤波器和数字振荡器组成-Based on the carrier synchronization of Costas loop, the frequency and phase of the transmit and receive clock is the same. The loop consists of four parts, including the multiplier and
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接收端时间同步环仿真，包括插值滤波器、环路滤波器、GARDNER算法以及数字控制振荡器(Receiver time synchronization loop simulation, including interpolation filter, loop filter, GARDNER algorithm and digital controlled oscillator)
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环路滤波器是通信信号调制解调中最重要的一个部分，环路滤波器设计的好坏将直接影响到接收机的性能指标，二阶锁频辅助三阶锁相环路滤波器可以稳定跟踪具有加加速度的信号源，是现代通信中非常实用的技术，本文中详细编写了单载波信号产生模块、信道噪声模块、数字正交下变频模块、鉴频鉴相模块、环路滤波器模块，并包含了完整的testbench模块，对于初学者非常有用。(Loop filter is the most important part of communication signal modulation a
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