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PAOBIAO_V
- 带音乐功能的跑表VerilogHDL描述-music with the stopwatch Verilog HDL descr iption
miaobiao 用verilog VHDL描写的秒表程序
- 用verilog VHDL描写的秒表程序，可以显示百分秒，秒和分。-Verilog VHDL with the descr iption of a stopwatch program, can display the arc, seconds and points.
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
StopWatch
- 用C#写的跑表，用于学习Timer控件和C#下的stopwatch类，在VS.net 2005下运行通过.-Using C# to write the stopwatch for the study and Timer controls and C# under the stopwatch class, VS.net 2005 in the run through.
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
miaobiao
- 这是用verilog写的一个关于秒表实现的程序，已在DE2上成功实现-Verilog write a stopwatch to achieve the program has been successful on the DE2
runningclock
- verilog HDL实现跑表设计，开发环境为xilinx，fpga芯片为spartan系列。-verilog HDL the Stopwatch design and development environment for the spartan xilinx, fpga chip series.
lab16
- 利用verilog设计一个数字秒表电路。可以通过按键开始计时，计时完毕，清零设定。-Use verilog design a digital stopwatch circuits. Can be key will begin counting is completed, clear the settings.
miaobiao
- 一个精确的秒表，显示在数码管上。对于初学者使用verilog有很大的帮助，同时注释很详细。-An accurate stopwatch displayed on the digital pipe. For beginners verilog a great help, and very detailed notes.
exercise
- 使用verilog硬件设计语言在FPGA板子上STOPWATCH 秒表设计。-Using verilog hardware design language STOPWATCH stopwatch design on FPGA board.
stopwatch_c
- 用Verilog写出来的秒表。可以实现计时、暂停、继续、清零等基本功能。还能实现简单的菜数字游戏。-Written using Verilog stopwatch. Can achieve timing, pause, continue, cleared and other basic functions. Also enables simple dish numbers game.
rtcclock_latest.tar
- 国外的时钟以及闹钟和秒表功能的verilog程序，功能完善，具有一定是学习价值-The clock and alarm clock and stopwatch function Verilog program, perfect function, have a certain value of learning
StopWatch
- verilog实现数字式秒表，秒表有一个按键开关：当电路处于“初始”状态时，第一次按键，计时开始（“计时”状态）；再 次按键。计时停止（“停止”状态）；第三次按键，计时器复位为 0’0’.0’’，且电路恢复到“初始”状态。详见压缩文件包内pdf说明。-Verilog in implementing digital stopwatch, stopwatches have a key switch: when the circuit is in the initial State, firs
paobiao
- verilog实现数码跑表，基于ALTERA DE2—70开发板实现验证，其中代码不分模块。-verilog achieve digital stopwatch, to achieve certification based ALTERA DE2-70 development board, regardless of where the code module.
try1
- 电子钟设计，verilog语言编写，拥有数秒和计时两个主要功能-4 bit digital clock, might function as a stopwatch
second2
- basys3板子的Verilog环境下的秒表源代码-stopwatch basys3 Environment
miaobiao7
- 秒表计数（verilog）可以实现百分秒，秒，分的计数60进制，可以暂停，复位(Stopwatch count (Verilog) can achieve 100 seconds, seconds, the count is 60 hexadecimal, you can pause, reset)