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uartvhrilog
- This Verilog HDL descr iption implements a UART.
ihoijge
- 掌握用Verilog HDL语言或VHDL语言设计一个由32个寄存器组成的字长为32位的寄 存器组。-Master the use of Verilog HDL or VHDL language design language a register composed of 32 32-bit word length for the device hosting group.
cpld11245
- 主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率 测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频 模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等 主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设 计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要 求。-Introduced, such as the accuracy
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
EDAshuzhizhong
- 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and h
UART_VHDL
- 由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(HDL)描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和 AHDL 等，其中VHDL和Verilog HDL因适合
traffic
- 实现路*通灯系统的控制方法很多，可以用标准逻辑器件，可编程控制器PLC，单片机等方案来实现。但是这些控制方法的功能修改及调试都需要硬件电路的支持，在一定程度上增加了功能修改及系统调试的困难。因此，在设计中采用EDA技术，应用目前广泛应用的Verilog HDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAX+PLUS 集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。-Intersection traffic signal systems to ach
verilog_hdl_135
- veriloghdl教程135例是对初学者的引导，挺好的，要慢慢看-verilog hdl is a beginners tutorial 135 cases of guidance, in very good shape, it is necessary to wait and see
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
uart_rx
- Tcode is in VERILOG HDL (Hardware descr iption language) code is of UART (universal asynchronous receiver&transmitter) receiver . its objective is to accept serial data from port of computer and allow it to come in a FPGA-Tcode is in VERILOG HDL
seven_seg_decoder
- ITS A verilog HDL code for seven segment display .. on different FPGA there are seven segment displays available .. any number from 0 to 9 can be displayed on it .. using this decoder a BCD input is required .. that would be decoded to seven segment
Vending_Machine_using_verilog
- This file is full report. Vending machine of verilog HDL for soft drink are provide in this file.-Vending Machine is a soft drink dispensor machine that dispenses drink based on the amount deposited in the machine.
haiming
- 信息论与编码中，实现的一个简单的（7,4）系统线性分组码，也即海明码-Construct a systematic (7,4) linear block code.You can use c lauguage or HDL (VHDL or Verilog-HDL) to describe it. Construct a linear block decoder,and decode the received code vector[0 1 0 1 1 0 1].Please write the
synopsys_VCS_TOOL_flow
- this pdf file will gives the details of synopsys tool design space and verilog HDL ASIC design based tips.also this pdf is a power point presentation with functional verification tool of synopsys VCS tool.... VERY USEFULL FOR PROFESSORS
calculator
- 这是一个设计16位计算器，运用Verilog HDL语言编写，可以实现简单的加减法计算。并且可以在Xilinx91i上仿真。其中 top.v文件为目录，calculator.v为计算器设计，display.v为显示设计，divclk.v为分频设计，keypad.v为键盘设计，并且testkeypad.v为检测程序。-design a 16-bit calculator using the Spartan 3 FPGA on the Digilent circuit board, with an
IVerrilog_HDDn
- Verilog HDL入门，学习习的最好参考资料，能极短的时间内学会 -Verilog HDL entry, learning the best reference for learning, can be a very short period of time to learn to
VSELLLERRe
- 一种基于verilog HDL的自动售货机控制电路设计:能对5种不同种类的货物进行自动售货，价格分别为A=1.00，B=1.50，C=1.80，D=3.10，E=5.00 。售货机能接受1元，5角，111角三种硬币(即有三种输入信号IY，IWJ，IYJ)，并且在一个3位7段LED(二位代表元，一位代表角)显示出来以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出，选择货物的输入信号I -Verilog HDL-based vending machine control cir
myclock
- 用Verilog HDL设计一个数字时钟，显示时分秒，日期。其中有一个信号键控制显示时钟还是日期。-Using Verilog HDL design a digital clock display minutes and seconds, date. A signal to control the display clock or date.
A
- 此为用verilog hdl编写的FPGAproject 其中A5+工程为带vga显示 分辨率600*800@60HZ 带字母显示（直接将ASCII码输入到寄存器中 窗口大小可调整）；A1工程为软核处理器 可配合使用 实测功能强大-This is written in Verilog HDL FPGAproject the A5+ engineering with VGA display resolution 600*800@60HZ with letters display directly
verilog2vhdl
- Verilog2C++ translates a C++ class of a Verilog design using a cycle-accurate representation of each nets and registers. Verilog2C++ is about 10 times faster than other commercial simulators, but has only simple functions.