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  1. uart_rx

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  2. Tcode is in VERILOG HDL (Hardware descr iption language) code is of UART (universal asynchronous receiver&transmitter) receiver . its objective is to accept serial data from port of computer and allow it to come in a FPGA-Tcode is in VERILOG HDL
  3. 所属分类:Other systems

    • 发布日期:2017-03-27
    • 文件大小:992byte
    • 提供者:hassan
  1. uart.v.tar

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  2. uart Universal asyncronous receiver and transmitter verilog code
  3. 所属分类:Other systems

    • 发布日期:2017-03-28
    • 文件大小:986byte
    • 提供者:balu
  1. yaokong

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  2. 直流电机CPLD 控制程序,VERILOG 写的。 程序分两部分,一部分是遥控按键板的程序,一部分是接收端控制L298的程序,全部采用EPM1270编写,程序都经过实际测试。大家在使用L298的时候特别注意,L298容易烧坏掉,主要原因是过流,所以请选择电机的时候要测量下电机的内阻或者是清楚电机的功率,还有L298 如果让电机停止的时候,不要给PWM波,给PWM波又让停转的话,L298发热也厉害。-CPLD DC motor control procedures, VERILOG writt
  3. 所属分类:Other systems

    • 发布日期:2017-04-02
    • 文件大小:642.04kb
    • 提供者:huanghui
  1. fuyaokongban

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  2. 直流电机CPLD 控制程序,VERILOG 写的。 程序分两部分,一部分是遥控按键板的程序,一部分是接收端控制L298的程序,全部采用EPM1270编写,程序都经过实际测试。大家在使用L298的时候特别注意,L298容易烧坏掉,主要原因是过流,所以请选择电机的时候要测量下电机的内阻或者是清楚电机的功率,还有L298 如果让电机停止的时候,不要给PWM波,给PWM波又让停转的话,L298发热也厉害。 几个程序分开上次了,大家自己找我的上次文件-CPLD DC motor control pro
  3. 所属分类:Other systems

    • 发布日期:2017-04-08
    • 文件大小:677.79kb
    • 提供者:huanghui
  1. CHETIKONGZHI

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  2. 直流电机CPLD 控制程序,VERILOG 写的。 程序分两部分,一部分是遥控按键板的程序,一部分是接收端控制L298的程序,全部采用EPM1270编写,程序都经过实际测试。大家在使用L298的时候特别注意,L298容易烧坏掉,主要原因是过流,所以请选择电机的时候要测量下电机的内阻或者是清楚电机的功率,还有L298 如果让电机停止的时候,不要给PWM波,给PWM波又让停转的话,L298发热也厉害。 几个程序分开上次了,大家自己找我的上次文件-CPLD DC motor control pro
  3. 所属分类:Other systems

    • 发布日期:2017-05-08
    • 文件大小:1.87mb
    • 提供者:huanghui
  1. Receiver

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  2. FPGA SPI串行收发数据全双工程序开发,使用Verilog HDL开发语言-FPGA SPI serial port to send and receive data all double engineering sequence development, using Verilog HDL language development
  3. 所属分类:Other systems

    • 发布日期:2017-05-04
    • 文件大小:127.08kb
    • 提供者:鸿雁
  1. arinc429_receiver

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  2. Simple Arinc-429 receiver channel descr iption on Verilog HDL with parameterized DATA and LABEL FIFOs.
  3. 所属分类:Other systems

    • 发布日期:2017-12-16
    • 文件大小:6kb
    • 提供者:scnn86
  1. uart

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  2. 该源码包是uart串口协议的verilog语言模型,主要包括了3个部分:波特率产生模块,uart接收模块,uart发送模块。(The source package is UART serial protocol Verilog language model, including 3 main parts: baud rate generation module, UART receiver module, UART transmission module.)
  3. 所属分类:其他

    • 发布日期:2017-12-23
    • 文件大小:2kb
    • 提供者:叶古
  1. serialsimulationreciever

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  2. serial simulation receiver in verilog
  3. 所属分类:其他

    • 发布日期:2017-12-31
    • 文件大小:2kb
    • 提供者:mohsin4096
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