抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑电路比较复杂，用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况；本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA 的I/O 端口资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢

PSoC? 4 是一个可扩展和可重配置的平台架构，是一个包含ARM? Cortex?-M0 CPU 的可编程嵌入式系统控制器。它把可编程、可 重新配置的模拟和数字模块与灵活的自动布线资源相结合。基于该平台的PSoC 4XX7_BLE 系列产品集成了下面各成分：集成低功耗 蓝牙（简称BLE，还称为Bluetooth Smart）的微控制器、无线模块和子系统。其他功能包括数字可编程逻辑、高性能的模数转换 （ADC） 、比较器模式的运算放大器以及标准通信和时序外设。为了满足新应用和设计的要求， PSo

因此，通过在数字预编码器上实施正交约束，然后提出低复杂度的AltMin算法。 此外，对于部分连接的结构，AltMin算法也是在半定理松弛的帮助下开发的。为了实际实施，所提出的AltMin算法进一步扩展到具有正交频分复用调制的宽带设置。 仿真结果将证明所提出的AltMin算法相对于现有的混合预编码算法具有显着的性能增益。 此外，基于所提出的算法，两种混合预编码结构之间的仿真比较将提供有价值的设计见解。(Therefore, by implementing orthogonal constraint