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FPGA_bit_clock_data_recovery
- 基于FPGA的新型数据位同步时钟提取(CDR)实现方法
weifenqi
- 微分器：利用数字锁相环进行位同步信号提取的关键模块
7位二进制计数器
- 应用VHDL语言编写设计一个带计数使能、异步复位、同步装载的可逆七位二进制计数器，计数结果由共阴极七段数码管显示
带新网络同步协议１５８８的３２位处理器资料
- 带新网络同步协议１５８８的３２位处理器资料-With a new network synchronization protocol 1588 32-bit processor data
dpll
- dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
fsk
- FSK 完整 支持两板间 通信 位同步 帧同步-FSK full support for communication between the two plates synchronization frame synchronization
comp_16
- 设计16位同步计数器 要求：（1）分析16位同步计数器结构和电路特点； （2）用硬件描述语言进行设计； （3）编写测试仿真并进行仿真。-Design 16-bit synchronous counter requirements: (1) analysis of the 16-bit synchronous counter and circuit characteristics (2) hardware descr iption language design (3) pre
PLLfpgapaper
- 实现数字锁相环的一篇论文，FPGA实现，用于位同步。-Paper digital PLL, FPGA implementation for bit synchronization.
cnt6
- vhdl,无进位同步计数器，完成6进制加，输出6进制序列数-vhdl, non-binary synchronous counter to complete the six binary Canada, output 6, the number of binary sequences
bit_synchronize
- 位同步例程源代码,FPGA应用领域，Verilog-Bit synchronization routines source code, FPGA applications, Verilog
Study_on_Key_Technologies_of_n4-DQPSK_Modulation_a
- 本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础 上，采用超高速
weitongbu
- 关于锁相法位同步的VHDL实现，包括BLOCK图。-failed to translate
3
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。-Design a synchronous counter 10, with a clear end, a carry output.
XC800_FOC_KEIL
- 英飞凌8位单片机 XC800系列（XC888,XC886等）马达空间矢量控制FOC，KEIL编译调试。适用于无传感器BLDC或永磁同步电机。效率高，噪声低，变频成本相对较低-Infineon XC800 family of 8-bit MCU (XC888, XC886, etc.) the motor space vector control FOC, KEIL compiler debugging. Apply sensorless BLDC or PMSM. High efficiency
vhdl3
- 介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全 数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
BitSynchronization
- 位同步信号提取，用verilog实现，经FPGA实验-Bit synchronization signal extraction, with verilog implementation
weitongbu_datain
- 这是一个很好的仿真位同步，而且记录了输入的数据进行了转化，可以直接用于verilog里面的信号输入仿真-This is a good simulation of bit synchronization, and recorded data were entered into, which can be directly used for signal input verilog simulation
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
E7_2_IntBitSync
- 位同步的VHDL实现，代码可综合。很好用！(Bit synchronization of the VHDL implementation, the code can be integrated. very useful!)
4位二进制同步计数器
- 用Verilog语言实现4位二进制同步计数器的功能(Write a program in Verilog language to implement the fouction of Four binary synchronous counters.)