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  1. LMS_filter

    2下载:
  2. verilog HDL 写的LMS滤波器-LMS filter using verilog HDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:
    • 文件大小:342.1kb
    • 提供者:rayax
  1. rs232

    0下载:
  2. FPGA 数字滤波算法 资料,自己可以设计等LMS 算法-FPGA Digital Filter Algorithm for information, they can design LMS algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:58.26kb
    • 提供者:suupy
  1. fir_lms

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  2. 基于FPGA的自适应滤波器的实现。采用Verilog编程,2阶滤波器。-FPGA-based realization of the adaptive filter. Using Verilog programming, 2-order filter.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:11.66kb
    • 提供者:田文军
  1. lms

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  2. 文件中为lms算法的ise工程,其中包含了lms算法的fpga实现的verilog程序以及testbench,很好的在FPGA上实现了lms算法,还有一些调试程序的总结-Ise project file for lms algorithm, which contains the lms algorithm fpga verilog program to achieve and testbench good lms algorithm implemented on FPGA debugger su
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.68mb
    • 提供者:黄远望
  1. fir_lms

    1下载:
  2. 基于FIR滤波器的LMS自适应算法的FPGA实现-FIR filter based on LMS adaptive algorithm on FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.27kb
    • 提供者:庄辉
  1. pipline_lms_and_rls_verilog

    2下载:
  2. 流水线LMS,和RLS算法的Verilog代码,用于自适应信号处理的FPGA实现。-The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.61kb
    • 提供者:杨光西
  1. 自适应滤波器

    0下载:
  2. 自适应滤波器的VHDL代码,网上找的,经过整理,编译可以用,希望对大家有帮助(Adaptive filter VHDL code, online search, after finishing, compile, you can use, I hope all of you help)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:9kb
    • 提供者:styx0
  1. LMS_filter_Altera

    0下载:
  2. 2017电子竞赛e题软件部分,fpga实现(lms adaptive filter undergraduate electronic design contest)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-01
    • 文件大小:10.32mb
    • 提供者:史-诗
  1. E7_3

    1下载:
  2. 对基于符号LMS算法的自适应均衡器进行仿真。要求分别进行算法的性能仿真、生成FPGA测试用的输入信号、仿真权值在运算过程中的数据范围(The adaptive equalizer based on the symbol LMS algorithm is simulated. The performance simulation of the algorithm is required, the input signal for FPGA test is generated, and the da
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-06-15
    • 文件大小:928kb
    • 提供者:SEXYLADY
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