搜索资源列表
fifo
- 异步fifo,用Verilog编写,包含testbench,已经通过modelsim调试,内含文档和波形图-Asynchronous fifo, to prepare to use Verilog, including testbench, debug modelsim has passed, including documents and wave
ref-sdr-sdram-verilog
- SDRAM的vegilog代码,做一个SDRAM的封装成为SRAM一样进行操作。一个顶层文件下由三个模块-SDRAM
System_Demons
- 0.最简单的SystemC程序:hello, world. 1.用SystemC实现D触发器的例子,同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v(verilog代码)翻译过来的。 3.如何在SystemC中实现延时(类似verilog中的#time)的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件,重载了=和<<操作符。这其实