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crc
- C++ BUILDER 写的CRC校验码程序！CRCC（X16+X12+X5+1）-C++ BUILDER written procedures CRC Check! CRCC (X16+ X12+ X5+ 1)
CRC-16LHF
- MCS51的CRC-16快速查表计算函数 要预先生成CRC16查表数据，起始地址CRC16TAB，按高/低字节顺序存放(512字节) // CRC-CCITT16 = X16+X12+X5+1, 00010000 00100001($1021) 郑州 汉威光电 刘海峰编制 （0371-62003091）,欢迎交流-MCS51 the CRC-16 fast look-up table calculation function to pre-generated look-up tab
ezflash.x5
- ezflash_x5 jtag program
m_sequencer
- m序列发生器，长度可以变化，此处使用长度为40 的移位寄存器。反馈函数使用的是：x40+x5+x4+x3+1-m sequence generator, the length can be varied. here the length of the shift register is 40. Feedback function : x40+ x5+ x4+ x3+1
BMW-X5
- 宝马(BMW)的里程算法分析,有了这份文档对分析宝马的仪表里程非常有用,也让修改仪表里程有了可能!-BMW (BMW) mileage algorithm analysis, document analysis with the mileage BMW' s very useful instrument, it has been possible to modify the mileage meter!
5_5-filter
- 5×5滤波器，使用Xilinx的Sytem Generator For DSP实现。滤波效果显著。-5 x5 filter, use the Generator Xilinx Sytem For DSP realized. Filtering effect is remarkable.
MYCRC
- 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。在本模块中，使用了for循环，这会消耗较多的FPGA资源，但
sd8psrc
- AVR ATtinyX5播放sd 卡 上的WAV文件。-This is a simple SD audio player biult with only an 8-pin microcontroller. The ATtinyX5 series (25/45/85) 8-pin AVR microcontroller has two fast PWM outputs in 250kHz carrier frequency. This enables to output a wide freque
15693_CRC
- ISO/IEC 3309CRC used for 1443 or 15693 RF-ID crc-ISO/IEC 3309 CRC CRC type Length Polynomial Direction bits X16+ X12+ X5+ 1
CRC16_check
- 关于CRC-16-CCITT x16 + x12 + x5 + 1计算-about CRC-16_CCITT
Ex3_1
- TMS320C54x具有丰富的程序控制与转移指令，利用这些指令可以执行分支转移、循环控制以及子程序操作。本实验要求编写一程序完成 的计算。这个求和运算可以通过一个循环操作指令BANZ来完成。BANZ的功能是当辅助寄存器的值不为0时转移到指定标号执行。 例如： STM ＃4， AR2 loop: ADD *AR3+, A BANZ loop, *AR2– ；当AR2不为零时转移到loop行执行。 假设AR3中存有x1到x5五个变量的地址，则上述简单的代码就完成了
X5
- 汇编语言实现单片机时钟功能：显示年月日与时间，可调整-Assembly language MCU clock function: display date and time, adjust
weimafashengqi-achieved-by-verilog
- 该代码用Verilog语言实现了M序列的伪码产生，伪码特征方程为X13 +X7+X5+1，已通过仿真验证。-The code in Verilog realize the M-sequence pseudo-code generation, pseudo-code characteristic equation for the X13+ X7+ X5+ 1, it has been verified by simulation.