搜索资源列表
RISC_Core
- 这是用VerilogHDL描述的一个8位精简指令集处理器，包含完整代码，各种文档，以及测试环境。
cpu_design
- 简单的CPU设计数字系统实验，使用的是精简指令，水平代码生成
urisc
- 实现了精简指令集微处理器的数据路径和微代码控制单元两部分的功能-RISC microprocessor implemented data path and micro-code control unit features two
vhdl1602
- vhdl和ixiande1602初始化该代码精简！通俗易懂！是初学者的天堂！-vhdl 1602
sixiangzaibosheji
- 本代码采用Altera公司的FPGA为主控芯片，以开发软件QuartusⅡ为工具。采用EDA设计中的自顶向下与层次式设计方法使用精简的DDS算法完成了输入为14MHz，输出四路频率为70MHz的四相序正弦载波（相位分别为0°、90°、180°、270°）的设计。利用Verilog HDL语言进行了程序设计并用QuartusⅡ对设计进行了仿真，验证了其正确性。-DDS algorithm with simplified input for the completion of 14MHz, 70M
C
- C语言基本代码，计算点乘相加的和，打印星号图形，还有税收计算，代码比较精简，符合初学者的水平-C language code base, calculated by adding together and, more streamlined code, in line with the beginner level
soc
- 精简的单周期CPU设计代码，适合SOC设计初学者,基本模块包括LED，switch bar，seven segment-Streamlined single-cycle CPU design code for SOC design for beginners, basic modules include
RISC-CPU
- 精简指令集RISC-CPU 可以实现阶乘运算 verilog代码编写 含有测试平台-Reduced instruction set RISC-CPU test platform can implement written in the factorial operator verilog code contains
all_cpu
- 精简指令集CPU，可完成移位，跳转等简单功能，适用于FPGA学习，本代码使用verilog编写。-RISC CPU, to be completed by the shift, jumps and other simple functions for FPGA learning to write the code using verilog.