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cml
- 基于Verilog的数字基带通信系统 3. 项目描述:本系统为通信原理课程设计课题之一,用Verilog语言编写数字基带通信系统的应用程序,完成P=31的m序列的生成,并进行HDB3编码传输,在接收端进行译码接收。-Verilog-based digital baseband communication system 3. Project Descr iption: The system is one of the topics Communication Theory course des
86verilog
- 以FPGA 芯片为平台构建了数字信号滤波实时处理模块, 给出了 50Hz 陷波器的切比雪夫Ê 型 IIR 数字 滤波器 4 阶级联的结构, 提出了对滤波器系数量化的逼近方法, 完成了基于 FPGA 的陷波器实现, 并成功地实现了 对含有工频 50Hz 噪声干扰的心电信号的滤波处理, 通过与M at lab 计算所得到的滤波处理效果进行比较分析, 结 果表明: 基于FPGA 采用切比雪夫Ê 型 4 级级联结构的 IIR 数字滤波器的误差满足设计要求- W ith t
Interactive-state-machine
- 交互状态机建模,交互状态机能够使用通过公共寄存器通信的独立的a l w a y s语句进行描述。 示的两个交互进程的状态图, T X是一个发送器, M P是一个微处理器。如果进程T X不忙,进 程M P将要发送的数据放置在数据总线上,然后向进程T X发送信号L o a d T X,通知其装载数据 并开始发送数据。进程T X在数据传送期间设置T X B u s y表明其处于忙状态,不能从进程M P接 收任何进一步的数据。-Interactive state machine mode