CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - none

搜索资源列表

  1. hbf-da-timeshare

    0下载:
  2. This an interpolating by 2 half-band filter with 79 taps (40 none-zero coefficients).
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:22.63kb
    • 提供者:邱应强
  1. AdcClock

    0下载:
  2. Device: Virtex-6 -- Author: Marc Defossez -- Entity Name: AdcClock -- Purpose: High-speed local clock control for an interface between a FPGA and a -- Texas Instruments ADC. -- Tools: ISE - XST -- Limitations: none -- -- Revis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:5.7kb
    • 提供者:liu qiang
  1. AdcData

    0下载:
  2. Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcDataMultiChnl -- Purpose: Four channel version of the data capturing for a Texas Instruments ADC -- Tools: ISE, XST -- Limitations: none -- -- Revision History:-Device: Virtex
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5.46kb
    • 提供者:liu qiang
  1. AdcFrame

    0下载:
  2. -- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcFrm -- Purpose: This file is part of an FPGA interface for a Texas Instruments ADC. -- Tools: ISE + XST -- Limitations: none--- Device: Virtex-5 -- Author: Marc Defossez --
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:7.23kb
    • 提供者:liu qiang
  1. AdcMem

    0下载:
  2. -- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcMem -- Purpose: Clock crossing data buffer made from distributed memory. -- Tools: -- Limitations: none--- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcMem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:3.22kb
    • 提供者:liu qiang
  1. AdcToplevel

    0下载:
  2. -- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcToplevel -- Purpose: FPGA interface to a Texas Instruments ADC -- Tools: ISE, XST -- Limitations: none--- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcTopl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:5.1kb
    • 提供者:liu qiang
  1. BarcodeScan

    0下载:
  2. 条码扫描模块.rar;基于FPGA-2C35核心;博创实验箱平台。 串口设置:波特率57600bps,Parity: none Data:8 Stop:1-Bar code scanning module rar core Borch experimental box platform based on FPGA-2C35. Serial port settings: baud rate 57600bps, Parity: none Data: 8 Stop: 1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.33mb
    • 提供者:
  1. qicheweideng

    0下载:
  2. 使用vhdl语言设计的汽车尾灯控制电路。用六个发光二极管模拟6个汽车尾灯(汽车尾部左,右各3个),用两个开关作为转弯控制信号(一个开关控制右转弯,另一个开关控制左转弯)。当汽车往前行驶时(此时两个开关的都未接通),6个灯全灭。当汽车转弯时,若右转弯(即右转开关接通),右边3个尾灯从左至右顺序亮灭,左边3个灯全灭;若左转弯(即左转开关接通),左边3个尾灯从右至左顺序亮灭,右边3个灯全灭。当左、右两个开关同时接通时,6个尾灯同时明、暗闪烁。 -The taillights control cir
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:134.08kb
    • 提供者:陈小龙
搜珍网 www.dssz.com