发一个基于modelsim仿真的verilog源代码包-made a modelsim simulation based on the verilog source code

初步掌握modelsim的使用方法,了解TestBench的编写,verilog HDL的层次设计方法/参数设置、参数传递方法.-Preliminary master the use of modelsim understand TestBench preparation, verilog HDL level design methods/parameters, parameter passing methods.

给出一个位宽16比特，深度为10的异步FIFO的设计，并要求给出空或满的指示信号。要求用verilog HDL语言设计，并编写测试激励，以及用modelsim进行功能仿真，验证设计正确性。10个16位的数据　(FIFO的宽度：也就是英文资料里常看到的THE  WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等。FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以