/本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作

verilog实现UART收发源码 内有testbench-the UART transceiver Source for verilog implementation With testbench

用verilog描述的uart收发模块，比较经典。-With the the UART transceiver module Verilog described, classic.

用verilog语言实现串口收发器设计，有详细代码-Serial Transceiver Design verilog language, a detailed Code