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JSP_validate
- JSP验证码代码:生成有4个随机数字和杂乱背景的图片，数字和背景颜色会改变，服务器端刷新（用history.go(-1)也会变）
digitalStopwatch
- 数字秒表的设计，设计并调试一个计时范围为0.01秒~1小时的数字秒表，并用实验开发系统进行硬件验证。有详细步骤和源码。-The digital stopwatch s design, designs and debugs a time scope is 0.01 second ~1 hour digital stopwatch, and carries on the hardware confirmation with the experiment development system. Has
SM3.pdf
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宽带单载波频域均衡系统设计与FPGA实现
- 单载波频域均衡(SC-FDE)是数字通信中克服多径衰落的有效技术。宽带通信系统中 应用单载波频域均衡系统设计，实现137.5 MHz 载波下27.5 Mbps 的码元传输速率。同时在系统中 添加1/2 码率卷积码与(239,223)里德-所罗门(RS)码的级联信道纠错编码，提高系统的可靠性。完成 单载波频域均衡系统设计，分析设计系统的关键技术，最终在现场可编程门阵列硬件平台上进行 系统实现、调试和验证，完成系统实际误码率的测试。