简易fir滤波器，采用分布式算法实现，verilog-Simple fir filter using distributed algorithm, verilog

用Quartus II实现综合布线，要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源，Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。