搜索资源列表
iic_master
- it is a iic source verilog code with its testcase which can act only as master
async_transmitter
- 该程序为RS232串口通信的VERILOG程序，在FPGA上已通过验证，在测试范围内误码率为0-The program for the RS232 serial port communications VERILOG procedures, the FPGA has been validated in the test range of bit error rate is 0
crc_explain
- 循环冗余校验 CRC 的算法分析和程序实现。通信的目的是要把信息及时可靠地传送给对方，因此要求一个通信系统传输消息必须可靠与快速，在数字通信系统中可靠与快速往往是一对矛盾。为了解决可靠性，通信系统都采用了差错控制。本文详细介绍了循环冗余校验CRC（Cyclic Redundancy Check）的差错控制原理及其算法实现-Cyclic Redundancy Check
verilog_hdl_huawei
- 华为verilog，vhdl入门资料。内容浅显易懂，不可多得的好资料。-Huawei verilog, vhdl introductory information. Content easy to understand, rare good information.
IIC_slave_core
- iic 总线规范和多个iic Verilog的设计论文,均为pdf-pdf of verilog iic
mux_case
- 用case 语句描述的4 选1 MUX源代码程序实现-case4（1） ，VHDL&verilog
Verilog
- 夏宇闻数字逻辑设计，非常好的VHDL学习资料，不多说了-Xia Wen digital logic design, VHDL very good learning materials, not much to say
12_Lab3
- practical example using verilog and vhdl by xilinx
LFSR
- practical example using verilog and vhdl by xilinx
DEMUX
- practical example using verilog and vhdl by xilinx
Animation
- practical example using verilog and vhdl by xilinx
可编程逻辑器件实验指导
- 该书详细介绍了十个eda实验，难度由浅入深，是非常优秀的实验指导书籍，本书基于Verilog hdl。另有vhdl版本。