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16位乘法器
- 自已写的一个16X16的乘法器，速度比较慢。初学者练习练习！-own writing an audio Multiplier, speed is relatively slow. Beginners practice practice!
8位相位相加乘法器
- 8位相 加乘法器，具有高速，占用资源较少的优点-eight multiplier phase together with high-speed, taking up less resources advantages
实验5_硬件乘法器操作
- ＭＳＰ４３０Ｆ４４９的硬件乘法器操作IAR Practice code-MSP430F449 hardware multiplier operation code IAR Practice
1.6运算器部件实验：乘法器
- 这个是用vhdl编写的乘法器,仅仅供大家参考-VHDL prepared by the multiplier, just for reference
一个并行高速乘法器芯片的设计与实现
- 一个并行高速乘法器芯片的设计与实现-a parallel high-speed chip Multiplier Design and Implementation of
16位快速乘法器
- VHDL语言实现的16位快速乘法器-VHDL of 16 rapid Multiplier
经典高速乘法器IP
- 乘法器是硬件设计中的很常见也很重要的一个模块，它的VHDL硬件实现很好的解决了软件编程中做乘法速度慢的问题，在实时高速系统应用中或DSP软核或数字信号处理硬件实现算法中，经常能使用到乘法器，所以经典的高速乘法器IP 很有参考价值-Multiplier is a common and important module in hardware designing.Its VHDL addresses the low speed of multiplication in software progra
64位乘法器verilog
- 64位乘法器的源码，测试代码以及详细的报告
verilog32位浮点数乘法器
- 采用verilog写的32位浮点数乘法器，组合电路，只需要一个时钟周期就可完成运算
32位全定制高速乘法器
- 32位全定制高速乘法器
移动8位乘法器
- vhdl 乘法器
verilog乘法器设计
- verilog乘法器设计
乘法器
- 乘法器的源代码，以及其测试文件，testbench，是word的形式
定点乘法器设计
- 讲解FPGA逻辑设计的乘法器设计方法，优化逻辑资源(Explain the multiplier design method of FPGA logic design and optimize logic resource)
常用乘法器设计
- 采用Verilog语言设计的几种常用乘法器。(several multiplier designed by verilog)
不用IP核设计乘法器
- VerilogHDL语言实现 不用IP核设计乘法器。(VerilogHDL language, do not use IP core design multiplier.)
有符号小数乘法器
- 改进的verilog乘法器，改进了此项乘法，更利于在硬件中的使用(introduce this funcation in this code.)
GF乘法器
- 伽罗华域乘法器设计，包含了两个模块，设计较为简单(Galois field multiplier design, contains two modules, the design is relatively simple)
基于FPGA的单精度浮点数乘法器设计
- 《基于FPGA的单精度浮点数乘法器设计》详细介绍了按照IEEE754标准在FPGA上实现单精度浮点加减乘除的方法(The design of single precision floating point multiplier based on FPGA introduces in detail the way of realizing single precision floating point addition, subtraction and multiplication and div
64位乘法器
- 基于fpga的64位乘法器的实现，基于Verilog(Implementation of 64-bit multiplier based on FPGA)