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lunwen
- 本文论述了在整个无线收发系统中用软件的方法实现信道编译码系统的功能。实现了一种基于FPGA的信道编译码方法，并给出了VHDL语言的实现方法及仿真波形。信道编译码系统包括发射端的信道编码和接收端的信道译码两大部分。信道编码部分包括汉明编码、基带信号调制本次设计采用DPSK调制方式和并串转换连接模块。译码部分包括汉明译码、DPSK解调和链接模块。本系统的实现过程是:先通过软件编程实现各部分的功能模块,然后编程连接各模块,系统编译仿真通过以后载入FPGA(现场可编程门阵列) 芯片,验证结果。实验表明,
verilog实现串并转换模块
- verilog实现串并转换模块
jdcbzh.使用VHDL语言实现串并转换模块的实现
- 使用VHDL语言实现串并转换模块的实现，可在QUARTUS上实现,Use VHDL language string and conversion module, but in QUARTUS
parell_to_serial.rar
- 该模块主要完成并串转换功能。其中system_clk是输入并行时钟的频率，它是串行时钟serial_clk的八倍。byte_data_en是输入并行数据使能信号，byte_data是输入并行数据。serial_data是转换后的串行数据，bit_data_enable是串行数据有效信号。,The module main is completed and the string conversion functions. System_clk which is an input parallel c
p2s
- 并串转换模块，内含有另个.vhd文件。一个是自己写的比较简单 另一个是参考的。-And the string conversion module, which contains another one. Vhd file. One is its relatively simple to write the other is the reference.
chuan2
- 用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合-Prepared using verilog HDL and string conversion module, in the ISE software simulation, and can also be integrated
bingchuan2
- verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
bingchuan
- verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
gencontrol
- 高速任意波形产生器控制模块 控制NCO,FIFO，并串转换-hign-speed wfgenerator control
serial_input_parallel_output_module
- 有一批数据并行输入，位宽为4，输入的时钟频率是20MHz，模块的功能是对这些数据进行并串转换。它每收满6个数据（一个包），就对这6个数据进行处理，将这6个数据按照一定的顺序串行输出，输出的时钟频率是80MHz-serial input parallel output
ser_para
- 用verilog语言来实现并串转换模块，并行输入八个10位，串行输出一个10位。-achieve and serial converter module verilog
parallel-to-serial-conversion
- 该模块实现的是并串转换功能，经过仿真验证没有问题-This module is designed to implement parallel to serial conversion
ADzhuanhuanmokuaisheji
- ad转换模块设计，在模数转换中重要作用，由FPGA控制，分频、串并及并串转换等-ad conversion module design, analog to digital conversion in an important role in
para2serial
- 并串转换模块，用于serdes编码器后面的部分，转换后用于LVDS发送。-And string conversion module, part of the back of the encoder for serdes, after conversion to LVDS transmitter.
a-design-of-8b_10bSerDes
- 。论文首先给出了8b／10bSerDes的系 统结构，将其分为发送端和接收端两个部分，然后按照功能的不同，对电路进 行了模块划分，并且设计了其中的4个主要模块．8b／10b编码模块、8b／10b解码 模块、10：1并串转换模块和1：10串并转换模块。-A Design of 8b／1 0bSerDes
decoder-SerDes
- 介绍了8b/10b SerDes 中数字模块的设计和验证，这些数字模块 包括：8b/10b 编解码器、Comma 检测器和串并/并串转换电路。-This article introduces theories and applications of four types of SerDes architecture, and establishes the design of 8b/10b SerDes interface circuit through a top-down des
Example-s1-1
- 面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面
bd_psk_decoder20150303
- 对DQPSK调制解调技术的FPGA实现进行了比较全面的研究，利用nQpSK调制技术实现了码速20oKbps的调制器。调制载频3.2MHz、带宽18oKHz、带外抑制大于45dB，调制器设计达到预定要求。解调器硬件完成，软件未全部实现，但完成了CIC滤波器、载波跟踪环、位定时同步、并串转换等几个关键模块的设计。对解调器做了实验测试，验证了相关模块设计的正确性，解调器中重要的载波同步功能己能实现-DQPSK modulation and demodulation techniques for FPG
CSI2TXReferenceDesign
- 适用于MIPI-CSI2的并串转换模块，可将RGB、YUV等格式的图像信号转为兼容MIPI数据通道的串行数据信号(It is suitable for the parallel conversion module of MIPI-CSI2, which converts the image signals in RGB, YUV and other formats into serial data signals compatible with MIPI data channels)
BtoC
- 文件中有两种方法实现并串转换模块代码的编写，可以在modelsim软件中正确仿真(There are two methods in the file to achieve the serial conversion module code writing, can be correctly simulated in Modelsim software)