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Freq_counter
- 本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
Taximeter.rar
- 大学毕业设计作品：出租车计价器的设计：以AT89S52单片机为中心，通过金属传感器来测距，实现对出租车的计价统计。结合语音芯片ISD4004，时钟芯片DS1302，功放模块LM386N组成语音时间控制系统，最后通过液晶显示模块LCD12864显示单价、路程、总价、时间等。本系统可以实现单价、起步价、白天价、夜间价的显示和时间的修改。AT89S52通过P0口与外部语音报价电路相连，可以实现语音报价功能。,Graduated from college design work: the design
eda.rar
- 使用VHDL语言编程，烧录在芯片运行的倒数5秒响4声短铃最后一声长音的数字钟,The use of VHDL language programming, burn in the chip to run the last 5 seconds short bell ring 4 final say sound a long tone of digital clock
cnt10
- 一个用VHDL语言编写的十进制计数器，后续还有分频器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -VHDL language us
final
- 这是我自己编写的一个键盘输入的闹钟定时程序，由于本人的开发板上只有4位数码管，所以只能显示分和秒（分可以写到99，秒只能写最大60）。运行成功。可能代码不够简洁，但条理清晰。-This is what I have written a regular keyboard input of the alarm clock procedures, developed as a result of my board, only four digital tube, we can only show th
CLOCK-FINAL
- 微机课程设计 电子时钟 功能： 计时，响铃，调时，串口修改时间-Computer curriculum design features electronic clock: time, ringing, when transferred, serial modified
clk_div16
- 一个用VHDL语言编写的1/16分频器，后续还有计数器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
MUX2
- Written in VHDL language using a 1 / 16 divider, follow-up there is the counter, data selector, seven-segment digital display procedures, the software platform is Quartus II 7.2, the final adoption of these small modules can be combined to produce a
display
- 一个用VHDL语言编写的七段数码管显示程序，后续还有分频器、数据选择器、计数器程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
4_2
- 用动态扫描方法和定时器1在数码管的前三位显示出秒表， 精确到1 秒，即最后一位显示1 秒，一直循环下去 设时钟频率为12M-Dynamic scanning method and a digital timer control of the top three shows a stopwatch, accurate to 1 of the second and final one showed 1 of the second, has been set clock cycle con
final.asm
- a)实现时钟功能，可以在两个七段数码管上显示秒钟时间或者分钟时间，用一个开关控制两者的切换。 b)实现闹钟功能，时间到播放一段音乐，并在发光二极管上播放走马灯图案，在双色点阵发光二极管上滚动显示自己的学号。能控制滚动显示的速度以及音乐播放的速度，且用一个开关控制闹钟的开关。-a) achieve clock function, can be in two seven-segment digital tube display seconds or minutes, with a switch
Timer
- 這是一個計時器使用MFC介面VC撰寫分好用- This is a clock,it can final count down
Final
- This module contains a digital clock which can enables clock setup option and up to four alarms. This was targeted Virtex-5 FPGA (ML501) and interfaced with LCD display. and center, north and east push buttons.
MyClock--final
- 用汇编语言写的一个时钟程序，带有闹钟功能。同时后台运行时间，不断刷新。可设置闹钟，可设置定时器。-Written in assembly language program, a clock with alarm function. Time while running in the background, constantly refreshed. To set the alarm, can set the timer.
msp430x20xx_dco_flashcal
- // Descr iption: This code re-programs the F2xx DCO calibration constants. // A software FLL mechanism is used to set the DCO based on an external // 32kHz reference clock. After each calibration, the values from the // clock system are read ou
1602---6
- 单片机 1602 显示时钟 其中有详细的步骤 从只显示秒，到秒显示正常，再到时钟显示正常，最后到按键可以控制调节-SCM 1602 shows the clock including a detailed step from only seconds to the second display is normal, then the clock display properly, you can control the final adjustment to the key
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- 1、 等精度数字频率/相位测试仪是电子通信电路测试设计常需要的一种工具。设计的指标包括，测量频率的范围：（0.1Hz-100MHz），测量精度：測频全域不大于百万分之一。具有脉宽测试功能，相位测试功能。系统的组成框图如下所示，TCLK为待测的信号，BCLK为系统的时钟。其主控制结构如图測频原理所示，采用高速的系统时钟BCLK对待测信号时钟TCLK进行计数，然后计算出一个周期的平均值，最后输出高8位数据。-1, and other precision digital frequency/phase
DS1302-RTC-final-Editon
- 功能：读取DS1302时间，包括小时和分钟，并送时钟数码管显示 key1，实现循环切换小时十位、小时个位、分钟十位、分钟个位、退出设置等功能；当切换到对应位时，对应位闪烁！ key2: 修改对应的时间值， 实现加1功能，根据key1cnt的值，修改对应的位 ，如key1cnt=1，则修改小时十位，且每按1次，该位加1. ， key3: 实现修改，将key2设置的小时分钟写入DS1302，修改完成后退出修改状态，即key1cnt=0.-Function: read DS1302 ti
Pulse-Generator-Final-Zip
- A VHDL pulse generator that generates customizable square wave pulses on an arbitrary number of channels. Controlled by UART communication through serial port. Tuned for 5ns period clock signal. The pulse width and delay of each channel is fully