CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 搜索资源 - DDR IP

搜索资源列表

  1. leon3-altera-ep2s60-ddr

    0下载:
  2. The GRLIB IP Library is an integrated set of reusable IP cores, designed for system-on-chip (SOC) development. The IP cores are centered around a common on-chip bus, and use a coherent method for simulation and synthesis. The library is vendor in
  3. 所属分类:其它

    • 发布日期:2014-01-15
    • 文件大小:100.75kb
    • 提供者:岳昆
  1. DDR内存接口VC源程序IP核

    0下载:
  2. 很难看到的 DDR内存接口VC源程序IP核 ! 各大公司用它卖钱的哦!
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2012-04-06
    • 文件大小:734.56kb
    • 提供者:vq2275
  1. DDR-SDRAM_IP_core

    0下载:
  2. DDR-SDRAM接口模块verilog源代码,可用作IP核使用,已在FPGA上验证-DDR-SDRAM interface module verilog source code, can be used as IP cores to use, proven
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:463.49kb
    • 提供者:zyy
  1. DDR_Xilinx

    0下载:
  2. xilinx公司DDR控制ipxilinx公司DDR控制ip-xilinx公司DDR控制ip
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:54.57kb
    • 提供者:jf
  1. DDR

    0下载:
  2. HYB25025616的IP核,可直接用于microblaze的应用里,在合众达FEM024板子直接使用-HYB25025616 the IP core, can be used directly microblaze application, the board in the Triangle over FEM024 directly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.78mb
    • 提供者:网络蚂蚁
  1. DDR_SDRAM_design_and_conclusion

    0下载:
  2. DDR SDRAM总结文档,描述了DDR IP的设计挑战,接口时序,模块设计原则,调试技巧及应用指南-DDR SDRAM summary document describing the design challenge of DDR IP, interface timing, modular design principles, debugging skills and Application Guide
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:330.9kb
    • 提供者:李中梅
  1. ddr_ddr2_sdram-ip

    0下载:
  2. 该程序为Altera 公司 DDR DDR2 SDRAM 的IP源程序安装包,非常有价值的东西,借此网址共享下。-The program for Altera Corporation DDR DDR2 SDRAM of IP source installation package, a very valuable thing, whereby the URL Sharing.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-10
    • 文件大小:8.36mb
    • 提供者:刘明
  1. ddr

    1下载:
  2. ddr2控制器设计,适用于xilinx fpga,内含IP软核 -ddr2 controller design for xilinx fpga, embedded IP soft core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.71mb
    • 提供者:松鼠
  1. mt46v16m16_256Mb_DDR

    0下载:
  2. DDR控制mt46v16m16芯片的指导性文件-ddr IP core control chip mt46v16m16 guidance document
  3. 所属分类:Communication

    • 发布日期:2017-05-11
    • 文件大小:2.31mb
    • 提供者:lvhenan
  1. ddr_controller

    0下载:
  2. 完整的DDR控制器设计,包含代码、仿真环境、FPGA综合网表等-full DDR controller ip,include rtl code,simulation environment and testbench, fpga synthesis netlist,etc.
  3. 所属分类:HardWare Design

    • 发布日期:2017-05-05
    • 文件大小:329.92kb
    • 提供者:zhangbin
  1. hasannorm

    0下载:
  2. describe synopsis ommonly use double data rate (DDR) memory IP to boost memory bandwidth, but they often struggle to meet timing budgets for these high-speed interfaces. Designers who incorporate DDR IP into systems-on-chip (SoCs) and use externa
  3. 所属分类:2D Graphic

    • 发布日期:2017-12-14
    • 文件大小:567.39kb
    • 提供者:hasan
  1. AXI-HP-ZYNQ

    2下载:
  2. 用Vivado IPI搭建的Zynq-7000 PS到PL通信过程,使用了AXI-HP接口,利用AXI-DMA IP实现直接读写DDR的过程,软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:31.02mb
    • 提供者:刘小娃
  1. xst_vlog_bl2cl25

    0下载:
  2. DDR 原厂IP核开源代码控制器vrilogHDL代码(xilinx ddr control xst)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:215kb
    • 提供者:happy2050
搜珍网 www.dssz.com