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maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 Adder, digital clock, digital d
rschufaqi
- 用matlab中的simulink模拟的一个rs触发器
djkrs
- d,jk,rs触发器的vhdl语言实现，简单明了
mimasuo
- vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验
实用verilog代码（乘法器，触发器,FIFO等）
- 本文件包含一些实用verilog程序代码，包括乘法器，除法器，伽罗瓦域乘法器，CORDIC数字计算机的设计，异步FIFO设计，伪随机序列应用设计，rs(204,188)译码器的设计，都是可综合的。对研究这部分的朋友有一定的帮助。
rs_1.rar
- rs触发器的设计，是用vhdl实现的，欢迎下载。,rs flip-flop design is achieved using vhdl.
74LS90
- 学习数字电路中基本rs触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-Learning digital circuits in the basic rs flip-flops, monostable multivibrator, clock generator and counting, decoding display unit integrated circuit applications.
dianzsz
- 学习数字电路中基本rs触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-Learning digital circuits in the basic rs flip-flops, monostable multivibrator, clock generator and counting, decoding display unit integrated circuit applications.
sheji2
- 一个秒表的硬件设计，学习数字电路中基本rs触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the rs flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
jk
- jk触发器在rs触发器的基础上进行改进，可以将jk=1的输入状态定义为合法状态。-jk flip-flop in the rs flip-flop based on the improvement can be jk = 1 of the input state is defined as the legal state.
LabVIEW
- 四选一数据选择器.vi 3-8译码器.vi 全减器.vi 时钟.vi rs触发器.vi-4 Select a data selector. Vi 3-8 decoder. Vi Full reduction device. Vi Clock. Vi rs flip-flop. Vi
S_81
- 内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等-There are 8-3 decoder, 8-bit adder, digital clock, digital display, 74ls138, 8,4 bit counter, d, rs flip-flops, adders, traffic lights, etc.
jishuji
- 将基本rs触发器，同步rs触发器，集成J-K触发器，D触发器同时集成一个FPGA芯片中模拟其功能，并研究其相互转化的方法。-The basic rs flip-flop, synchronous rs flip-flop, integrated JK flip-flop, D flip-flop while a FPGA chip analog integrated function, and to study their mutual transformation method.
qiangdaqi
- 多路抢答器 VHDL语言设计 抢答器是各类竞赛常用的仪器设备之一，它能快速、准确地判决并显示出第一抢答者。本文作者采用MAXPLUSII 软件和MAX7000S芯片，提出了一种四路抢答器的设计方案。该方案具有判断准确、硬件电路简单、容易实现等优点。 关键字：抢答器 竞争 rs触发器 EDA -Multiple Responder Responder VHDL language design competition of various kinds of equipment used, i
Trigger
- 各类触发器VHDL源码程序，在quartus-ii7.2版本上测试通过，文件中包括D触发器，JK触发器，rs触发器，T触发器。-Various triggers VHDL source code program in quartus-ii7.2 version of the test is passed, the document includes a D flip-flop, JK flip-flop, rs flip-flop, T flip-flop.
asynchronous-sequential-circuits
- 利用基本rs触发器设计电平异步时序电路的方法 此文档帮助读者设计数字逻辑电路，并非VHDL语言实现-The use of the basic rs flip-flop design level asynchronous sequential circuits This document is to help readers design digital logic circuits, not the VHDL language
timer555
- 本文以555定时器为核心，辅以基本rs触发器，设计了一套可以使用按键开关的双音报警电路，能够输出高、低音阶交替的报警音，并设有常亮和闪烁两种LED报警灯。该电路既可以作为独立的报警器，也可以稍作改动，作为一个复杂系统中的报警模块使用。采用multisim绘制-555 timer as the core, supplemented by basic rs flip-flop design can be set using the key switch, dual-tone alarm circui
rs-Trigger
- 基于labview的可以实现的rs触发器-rs Trigger
VHDL_trigger
- 本实验是VHDL的触发器实现，将基本rs触发器，同步rs触发器，集成J-K触发器，D触发器同时集成在一个CPLD芯片中模拟其功能，并研究其相互转化的方法。-This experiment is the trigger of VHDL realize, will be basically rs flip-flop, synchronous rs flip-flop, the integrated JK flip-flop, D flip-flops simultaneously integrate
rs
- rs触发器复位优先。R,S都为1，输出为0；R为1，S为0，输出为0；R为0，S为1，输出为1.(rs trigger reset is first. R, S is 1, output is 0; R is 1, S is 0, output is 0; R is 0, S is 1, output is 1)