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  1. clock

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  2. clk: 标准时钟信号,本例中,其频率为4Hz; clk_1k: 产生闹铃音、报时音的时钟信号,本例中其频率为1024Hz; mode: 功能控制信号;为0:计时功能; 为1:闹钟功能; 为2:手动校时功能; turn: 接按键,在手动校时功能时,选择是调整小时,还是分钟; 若长时间按住该键,还可使秒信号清零,用于精确调时; change: 接按键,手动调整时,每按一次,计数器加1; 如果长按,则连续快速加1,用于快速调时和定时; hour,min,se
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:2.01kb
    • 提供者:李小明
  1. STM32-WWDGPLCD1602-Sec-counter

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  2. WWDG+LCD1602秒表实验;* WWDG + LCD1602 秒表实验 *两个按键中断方式控制,计时精确到10ms *key1--Start/Stop---PA8(板子上User键) key2---Clear---PC13(板子上Tamper键) *LCD1602接线:D0~D7--->PD[0..7] RS->PE0 RW->PE1 E->PE2(外部接上拉电阻到5V) *by 追梦 2011-4-8 *change by:追梦 2011-
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-03-28
    • 文件大小:992.23kb
    • 提供者:杜运福
  1. shizhong

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  2. 用四段译码管显示的时钟计数器,秒用小数点显示的-Sec decoding tube display with a clock counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:975byte
    • 提供者:fengshao
  1. 4bit_counter_clk_div

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  2. 4 bit counter with clock division to 1 sec nearly.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.27kb
    • 提供者:balaji
  1. clock

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  2. clk: 标准时钟信号,本例中,其频率为4Hz; clk_1k: 产生闹铃音、报时音的时钟信号,本例中其频率为1024Hz; mode: 功能控制信号;为0:计时功能; 为1:闹钟功能; 为2:手动校时功能; turn: 接按键,在手动校时功能时,选择是调整小时,还是分钟; 若长时间按住该键,还可使秒信号清零,用于精确调时; change: 接按键,手动调整时,每按一次,计数器加1; 如果长按,则连续快速加1,用于快速调时和定时; hour,min,se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:480.26kb
    • 提供者:happy
  1. 22

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  2. 利用定时/计数器T1产生定时时钟,由P1口控制8个发光二极管,使8个指示灯依次一个一个闪动,闪动频率为10次/秒(8个灯依次亮一遍为一个周期),循环-The use of timer/counter T1 timing clock generated by the P1 port to control 8 LEDs, making eight lights were flashing one by one, the flashing frequency of 10 times/sec (8 li
  3. 所属分类:SCM

    • 发布日期:2017-04-15
    • 文件大小:6.46kb
    • 提供者:曾华
  1. Digital-Clock

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  2. 信号定义: clk: 标准时钟信号,本例中,其频率为4Hz; clk_1k: 产生闹铃音、报时音的时钟信号,本例中其频率为1024Hz; mode: 功能控制信号; 为0:计时功能; 为1:闹钟功能; 为2:手动校时功能; turn: 接按键,在手动校时功能时,选择是调整小时,还是分钟; 若长时间按住该键,还可使秒信号清零,用于精确调时; change: 接按键,手动调整时,每按一次,计数器加1; 如果长按,则连续快速加1,用于快速调时和定时; hour,min,sec:此三信号分别输出并显示
  3. 所属分类:assembly language

    • 发布日期:2017-04-30
    • 文件大小:15.83kb
    • 提供者:郑霞
  1. Sec_counter

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  2. Seconds Counter USing 50Mhz clock,VHDL, Spartan 3E, Nexys 2
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:138kb
    • 提供者:sidpokhrel
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