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  1. Multiplier

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  2. 时序乘法器，verilog编写，速度慢，但消耗资源少，时钟沿到来时，输入/输出1bit数据-Sequential multiplier, verilog written, slow, but consume fewer resources, the clock edge arrives, the input/output 1bit data

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：205.2kb
    • 提供者：大兵
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