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搜索资源 - frame synchronization vhdl
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高级链路层协议的实现，vhdl，fpga,- 8 bit parallel backend interface
- use external RX and TX clocks
- Start and end of frame pattern generation
- Start and end of frame pattern checking
- Idle pattern generation and detection (all ones)
- Idle pattern
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检测巴克码实现帧同步传输，vhdl语言，帧头,Detection of Barker code transmission to achieve frame synchronization
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光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data frame analysis and retrieval implementation of VHDL source code, include the frame synchronization, E1 and F1 stream extraction, DCC1 stream extra
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802.11a帧检测源码，包括帧同步，书上光盘带的源码。-802.11a frame detection source, including frame synchronization, books, CD-ROM with source code.
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使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz
1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz
2、AIC处于主控模式
3、input bit length 16bit output bit length 16bit MSB first
4、帧同步在96KHz-The use of FPGA/CPLD set voice AD, DA conversion chip AIC23, FPGA/
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主要给出准循环的LDPC码编码实现方法，译码方法选择，并给出了帧同步的解决方法-Give the main quasi-cyclic LDPC codes achieve coding method, decoding method of selection, and give the frame synchronization solution
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Camera Interface模块是视频输入转换存储模块。该模块一端接通用的video camera设备，另一端接AHB总线。实现了将Camera捕捉到的数据进行转换、并通过DMA存储到memory中。该IP支持ITU-R BT 601/656 8-bit 模式。支持YCbCr, RGB格式输入。可以将camera产生的YCbCr信号转换成24bit RGB 信号，然后下采样生成16bit RGB 5：6：5的LCD能直接读取显示的数据。该设备支持图像的镜像和翻转，以便适应手持式设备在移动环境
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PCM采编器,帧长64字，字长为8位，地址分配如下： 帧同步码 0，1路 模拟通道 2-50路 数字通道 51-63路,串行输出数据，输出地址，模拟通道片选，数字通道片选-PCM editing device, frame length 64 characters, word length of 8-bit address as follows: frame synchronization yards 0,1 analog channels 2-50 channel digital channe
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用VHDL语言编写的一个控制程序，主要功能是输入码同步，输出字和帧信号-VHDL language using a control program, the main function is to input code synchronization, and frame signals output word
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这是一个帧同步数据搜索模块，用于检测输入的数据流中的帧头，当检测到帧头后输出一个同步信号。
输入数据为 8bit的并行数据流，数据流中的每帧由 10 个字节组成，为 1个字
节的帧头（47H）加上 9 个字节的数据。各个字节的中间部分与时钟上升沿对齐。
每帧数据中，除帧头外的其他数据也可能为 47H。
在数据传输过程中，帧头数据有可能受到干扰而变为其他数值，因此要求输出同步信号时具有一定的容错功能。-This is a frame synchronization
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ofdm系统中的完整帧同步模块，基于verilog实现。-ofdm system full frame synchronization module, based on verilog implementation.
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分析帧同步算法，提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
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巴克码发生器的VHDL程序，巴克码主要用于通信系统中的帧同步，便于与随机的数字详细相区别，易于识别。-Barker Code Generator VHDL program, Barker Code is mainly used for frame synchronization in communication systems, and the random number to facilitate more differentiated and easy identification.
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基于VHDL帧同步提取建模与设计 该设计主要是在一帧数据的前后插入巴克码-Based on VHDL frame synchronization extraction modeling and design
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帧同步的VHDL程序源代码，巴克码同步实现。-Frame synchronization of the VHDL source code, Barker code synchronization
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ＦＰＧＡ在通信上的运用：基于VHDL的帧同步程序-Application of FPGA in communication: Based on VHDL frame synchronization procedures
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此程序为帧同步程序，采用状态机的VHDL描述方式编写。-This procedure for frame synchronization procedures, using the state machine to prepare the way VHDL descr iption.
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巴克码装到信息内同时将巴克码识别出来，实现帧同步的VHDL设计-Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization
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VHDL实现帧同步的巴克码器，含有移位寄存器，判决器、译码器。-VHDL realize frame synchronization barker code, contains a shift register, judgment, decoder.
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本设计是基于FPGA技术来实现QPSK
数字调制传输系统。通过VHDL语言基于
FLEXlOK芯片完成了QPSK数字调制系统
的调制与解调模块、位同步信号恢复模块、
帧同步信号提取模块，数据采集模块、数据
恢复等模块的设计与仿真。-This design is based on FPGA technology to achieve QPSK
Digital modulation transmission system. Based on the VHDL language
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