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搜索资源 - verilog uart machine
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ZigBee无线模块实验.rar；基于FPGA-2C35核心；博创实验箱平台。
在quartusII里面添加uart核，利用串口与主控制机相通信，获取从控制机上传感器的的温度、湿度、光敏电阻、热敏电阻等信息（其中主控制机与从控制机是通过zigbee协议通信）
-ZigBee wireless module experiment rar core on the FPGA-2C35 Borch experimental box platform. Add uart nuclear qua
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UART verilog 代码， 内置CPU接口方式，支持2线制和流控4线制。支持轮训和中断方式。-UART verilog source code
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it is a verilog code written for MELAY state machine based UART and it wll synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]-it is a verilog code written for MELAY state machine based UART and it wll
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this a verilog code about serial transmit receive.-this is a verilog code about serial transmit receive.
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Verilog Uart经典实例，适合初学者练手，建议收藏-Verilog Uart classic example, training for beginners hand, the proposed collection of
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verilog 语言，uart 测试程序，通过串口能够测试开发板上uart芯片的好坏-uart test module with verilog langunge,it can be used to test the uart ic on your board.
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uart 收发器 verilog 代码，实现自收发功能
sys clk = 25m, baud 9600 停止位1， 无校验位；
代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no par
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uart控制器源码-verilog
含源码，测试向量-uart-controller-verilog-code
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It s combination logic for UART. Edited in verilog-HDL.
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Verilog状态机实现的串口串口收发模块 -Verilog state machine for uart
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自己编写的带有FIFO的UART串口发送模块，代码通过状态机实现，开发语言是Verilog-I have written to the FIFO UART serial transmit module code through the state machine implementation, development languages Verilog
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基于Verilog语言的，用有限状态机实现Uart，很实用-UART design based on finite state machine
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本程序是用Verilog编写的，可实现IIC协议，同时联合串口uart通信，可实现pc机调试-The program is written in Verilog, enabling IIC protocol, while the United serial uart communications, enabling pc machine debugging
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用verilog实现UART串口收发。状态机形式实现，波特率可调(Use verilog to achieve UART serial transceiver. State machine form, adjustable baud rate)
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状态机，串口收发，以及奇偶校验。
even_parity.v奇偶校验；
receive_byte.v字节接收；
send_byte.v字节发送(state machine,UART
even_parity.v even parity;
receive_byte.v receiving byte;
send_byte.v sending byte)
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