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搜索资源列表

  1. verilog_risc

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  2. RISC状态机由三个功能单元构成:处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数,求16个数的和,放在数据存储器的16、17的位置,高位在前 对这16个数进行排序,从大到小放置在18到33的位置 求出前16个数的平均数,放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令,有扩充的余地。-RISC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:126.56kb
    • 提供者:lyn
  1. BCH_HDL_ENCODER

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  2. Syntetizable source code of VHDL BCH(1023,1013) encoder. This scheme used by DTMB standart and produce ten redundancy bit on 125 cycles because bus width of 8 bits.
  3. 所属分类:matlab

    • 发布日期:2015-02-10
    • 文件大小:7.91kb
    • 提供者:Juan
  1. 1553_module

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  2. MIL-1553B RT controller output shown in BC(RT-BC) VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.63kb
    • 提供者:shyamu
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