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搜索资源 - vhdl code for ip core
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USB 1.1 IP-CORE和设计范例 VHDL源代码-Sample program for USB1.1 IP core design, VHDL source code
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FFT变换的IP核的源代码 VHDL~-FFT IP core of the source code for VHDL ~
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实现函数波形发生器的功能，内有用自己编的源代码实现的，也有用quartus的IP核实现的。,The realization of the function waveform generator function, useful for their own realization of the source code, it also uses the IP core quartus achieved.
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3-DES加密IP核VHDL源码，3次DES流水执行-VHDL source code for 3-DES encryption IP core, pipelined execution
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This code is a SDRAM Controller IP Core for FPGA to interface with SDRAM Memory.
This code is based Xilinx FPGA Playform.
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This code is a SDRAM Controller IP Core for FPGA to interface with SDRAM Memory.
This code is Verilog.
This code is based Xilinx FPGA Playform.
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verilog source code for SD card SLAVE DEVICE IP-Core
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udp/ip stack for just streaming the data over IP video or audio vhdl code to run in vhdl
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基于fpga的键盘设计ip核的vhdl源代码-Ip fpga design of the keyboard based on the vhdl source code for nuclear
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本代码为 VHDL实现的 51 IP核 经本人测试 功能正常 -The code for the VHDL implementation of the 51 IP core
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altera公司的SDRAM 控制器的ip core源代码 里面包含verilog及vhdl两种语言编写的 方便选择-altera company SDRAM controller ip core source code which contains verilog and vhdl two kinds of language for easy selection
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a vhdl code for divide operation in fpga spartan6
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Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry's best HDL language simulation
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