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  1. vhdl

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  2. 当接收到一个信号(D_start)时,开始计时,再收到另一个信号(D_stop)时,计时结束,得到计时时间A,然后将时间A与给定时间B进行比较,如果小于时间B,程序结束,进行下一环节(LED),否则返回重新等待计时(cnt:=0)-When receiving a signal (D_start), the start time, and then received another signal (D_stop), the time the end of time by time A, then
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:5054
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