CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名:H***

发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
  • 电话号码:
  • Homepage:
  • 会员简介:

最新会员发布资源

  1. fpq

    0下载量:
  2. 分频器源码 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY fpq IS PORT(clk:IN STD_LOGIC clk_out:OUT STD_LOGIC) END fpq ARCHITECTURE hh OF fpq IS CONSTANT m : INTEGER:= 5 SIGNAL tmp:STD_LOGIC BEGIN PROCESS(clk,tmp) V
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:280764
搜珍网 www.dssz.com