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文件名称:yt7132_clock

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [HTML]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.01mb
  • 已下载：
    1次
  • 提 供 者：
    Che***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用VHDL语言编写的12/24小时时钟，利用EDA系统软件QuartusII环境下基于FPGA/CPLD的数字系统设计方法-VHDL language with the 12/24 hour clock, the use of EDA software QuartusII environment based on FPGA/CPLD design of digital system
(系统自动生成,下载前可以参看下载内容)

下载文件列表

yt7132_clock/incremental_db/compiled_partitions/yt7132_clock.root_partition.cmp.atm
yt7132_clock/incremental_db/compiled_partitions/yt7132_clock.root_partition.cmp.dfp
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yt7132_clock/incremental_db/compiled_partitions/yt7132_clock.root_partition.cmp.kpt
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yt7132_clock/incremental_db/compiled_partitions/yt7132_clock.root_partition.map.atm
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yt7132_clock/yt7132_co

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