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文件名称:maxII_spi

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    461.32kb
  • 已下载：
    0次
  • 提 供 者：
    xorn****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

MAXII SPI interface with testbench
(系统自动生成,下载前可以参看下载内容)

下载文件列表

maxII_spi/an485.pdf
maxII_spi/an485_design_example/
maxII_spi/an485_design_example/code/
maxII_spi/an485_design_example/code/SPI_Master.v
maxII_spi/an485_design_example/modelsim/
maxII_spi/an485_design_example/modelsim/SPI_Master.cr.mti
maxII_spi/an485_design_example/modelsim/SPI_Master.mpf
maxII_spi/an485_design_example/modelsim/SPI_Master.v
maxII_spi/an485_design_example/modelsim/SPI_Master_test.v
maxII_spi/an485_design_example/modelsim/SPI_Master_test.v.bak
maxII_spi/an485_design_example/modelsim/transcript
maxII_spi/an485_design_example/modelsim/vsim.wlf
maxII_spi/an485_design_example/modelsim/wave.bmp
maxII_spi/an485_design_example/modelsim/wave.do
maxII_spi/an485_design_example/modelsim/work/
maxII_spi/an485_design_example/modelsim/work/@s@p@i_@master/
maxII_spi/an485_design_example/modelsim/work/@s@p@i_@master/_primary.dat
maxII_spi/an485_design_example/modelsim/work/@s@p@i_@master/_primary.vhd
maxII_spi/an485_design_example/modelsim/work/@s@p@i_@master/verilog.psm
maxII_spi/an485_design_example/modelsim/work/@s@p@i_master_test/
maxII_spi/an485_design_example/modelsim/work/@s@p@i_master_test/_primary.dat
maxII_spi/an485_design_example/modelsim/work/@s@p@i_master_test/_primary.vhd
maxII_spi/an485_design_example/modelsim/work/@s@p@i_master_test/verilog.psm
maxII_spi/an485_design_example/modelsim/work/_info
maxII_spi/an485_design_example/quartus/
maxII_spi/an485_design_example/quartus/db/
maxII_spi/an485_design_example/quartus/db/logic_util_heursitic.dat
maxII_spi/an485_design_example/quartus/db/prev_cmp_SPI_Master.asm.qmsg
maxII_spi/an485_design_example/quartus/db/prev_cmp_SPI_Master.fit.qmsg
maxII_spi/an485_design_example/quartus/db/prev_cmp_SPI_Master.map.qmsg
maxII_spi/an485_design_example/quartus/db/prev_cmp_SPI_Master.tan.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.(0).cnf.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.(0).cnf.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.amm.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.asm.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.asm.rdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.asm_labs.ddb
maxII_spi/an485_design_example/quartus/db/SPI_Master.atom.rvd
maxII_spi/an485_design_example/quartus/db/SPI_Master.atom_map.rvd
maxII_spi/an485_design_example/quartus/db/SPI_Master.cbx.xml
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp.kpt
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp.logdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp.rdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.cmp0.ddb
maxII_spi/an485_design_example/quartus/db/SPI_Master.db_info
maxII_spi/an485_design_example/quartus/db/SPI_Master.fit.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.hier_info
maxII_spi/an485_design_example/quartus/db/SPI_Master.hif
maxII_spi/an485_design_example/quartus/db/SPI_Master.idb.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.lpc.html
maxII_spi/an485_design_example/quartus/db/SPI_Master.lpc.rdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.lpc.txt
maxII_spi/an485_design_example/quartus/db/SPI_Master.map.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.map.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.map.logdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.map.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.pre_map.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.pre_map.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.root_partition.map.reg_db.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.rpp.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.rtlv.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.rtlv_sg.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.rtlv_sg_swap.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.sgate.rvd
maxII_spi/an485_design_example/quartus/db/SPI_Master.sgate_sm.rvd
maxII_spi/an485_design_example/quartus/db/SPI_Master.sgdiff.cdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.sgdiff.hdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.sld_design_entry.sci
maxII_spi/an485_design_example/quartus/db/SPI_Master.sld_design_entry_dsc.sci
maxII_spi/an485_design_example/quartus/db/SPI_Master.smart_action.txt
maxII_spi/an485_design_example/quartus/db/SPI_Master.sta.qmsg
maxII_spi/an485_design_example/quartus/db/SPI_Master.sta.rdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.sta_cmp.3_slow.tdb
maxII_spi/an485_design_example/quartus/db/SPI_Master.syn_hier_info
maxII_spi/an485_design_example/quartus/db/SPI_Master.tis_db_list.ddb
maxII_spi/an485_design_example/quartus/db/SPI_Master.tmw_info
maxII_spi/an485_design_example/quartus/incremental_db/
maxII_spi/an485_design_example/quartus/incremental_db/compiled_partitions/
maxII_spi/an485_design_example/quartus/incremental_db/compiled_partitions/SPI_Master.db_info
maxII_spi/an485_design_example/quartus/incremental_db/compiled_partitions/SPI_Master.root_partition.map.kpt
maxII

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