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文件名称:openmsp430_latest.tar

  • 所属分类：
    VHDL编程
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    30.35mb
  • 已下载：
    1次
  • 提 供 者：
    Youlo******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

开源的MSP430 Verilog源码，供学习使用-Open Source MSP430 Core verilog code, for studying.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

openmsp430/
openmsp430/tags/
openmsp430/branches/
openmsp430/trunk/
openmsp430/trunk/ChangeLog_core.txt
openmsp430/trunk/fpga/
openmsp430/trunk/fpga/xilinx_diligent_s3board/
openmsp430/trunk/fpga/xilinx_diligent_s3board/doc/
openmsp430/trunk/fpga/xilinx_diligent_s3board/doc/msp430f1121a.pdf
openmsp430/trunk/fpga/xilinx_diligent_s3board/doc/xapp462.pdf
openmsp430/trunk/fpga/xilinx_diligent_s3board/doc/board_user_guide.pdf
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/create_bitstream.sh
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/openMSP430_fpga.ucf
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/memory.bmm
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/create_bitstream.bat
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/load_pmem.bat
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/openMSP430_fpga.prj
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/load_pmem.sh
openmsp430/trunk/fpga/xilinx_diligent_s3board/synthesis/xilinx/xst_verilog.opt
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/run/
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/run/run
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/run/run_disassemble
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/bin/
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/bin/rtlsim.sh
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/bin/msp430sim
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/bin/ihex2mem.tcl
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/src/
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/src/ta_uart.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/src/hw_uart.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/src/submit.f
openmsp430/trunk/fpga/xilinx_diligent_s3board/sim/rtl_sim/src/leds.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/README
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/timescale.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/msp_debug.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/registers.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/tb_openMSP430_fpga.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/bench/verilog/glbl.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/hw_uart/
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/hw_uart/hardware.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/hw_uart/main.c
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/hw_uart/makefile
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/hw_uart/omsp_uart.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/fll.s
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/README.txt
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/fll.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/hardware.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/miniterm.py
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/main.c
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/swuart.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/makefile
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/ta_uart/swuart.s
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/7seg.c
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/hardware.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/main.c
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/makefile
openmsp430/trunk/fpga/xilinx_diligent_s3board/software/leds/7seg.h
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/omsp_uart.v
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openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/openMSP430.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_frontend.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_clock_gate.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_watchdog.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_sync_reset.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_mem_backbone.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_sync_cell.v
openmsp430/trunk/fpga/xilinx_diligent_s3board/rtl/verilog/openmsp430/omsp_register_

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