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文件名称:BCH_EN

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-06-05
  • 文件大小：
    4.36mb
  • 已下载：
    1次
  • 提 供 者：
    刘****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于FPGA的GPS/BD信号发生器中BCH编码发生器模块，使用verilog编写-

FPGA-based GPS/BD signal generator BCH code generator module, using verilog write
(系统自动生成,下载前可以参看下载内容)

下载文件列表

BCH_EN/BCH_EN.asm.rpt
BCH_EN/BCH_EN.done
BCH_EN/BCH_EN.eda.rpt
BCH_EN/BCH_EN.fit.rpt
BCH_EN/BCH_EN.fit.smsg
BCH_EN/BCH_EN.fit.summary
BCH_EN/BCH_EN.flow.rpt
BCH_EN/BCH_EN.jdi
BCH_EN/BCH_EN.map.rpt
BCH_EN/BCH_EN.map.summary
BCH_EN/BCH_EN.pin
BCH_EN/BCH_EN.qpf
BCH_EN/BCH_EN.qsf
BCH_EN/BCH_EN.qws
BCH_EN/BCH_EN.sof
BCH_EN/BCH_EN.sta.rpt
BCH_EN/BCH_EN.sta.summary
BCH_EN/BCH_EN.v
BCH_EN/BCH_EN.v.bak
BCH_EN/BCH_EN_assignment_defaults.qdf
BCH_EN/BCH_EN_nativelink_simulation.rpt
BCH_EN/db/BCH_EN.(0).cnf.cdb
BCH_EN/db/BCH_EN.(0).cnf.hdb
BCH_EN/db/BCH_EN.amm.cdb
BCH_EN/db/BCH_EN.asm.qmsg
BCH_EN/db/BCH_EN.asm.rdb
BCH_EN/db/BCH_EN.asm_labs.ddb
BCH_EN/db/BCH_EN.cbx.xml
BCH_EN/db/BCH_EN.cmp.bpm
BCH_EN/db/BCH_EN.cmp.cdb
BCH_EN/db/BCH_EN.cmp.hdb
BCH_EN/db/BCH_EN.cmp.kpt
BCH_EN/db/BCH_EN.cmp.logdb
BCH_EN/db/BCH_EN.cmp.rdb
BCH_EN/db/BCH_EN.cmp_merge.kpt
BCH_EN/db/BCH_EN.db_info
BCH_EN/db/BCH_EN.eda.qmsg
BCH_EN/db/BCH_EN.fit.qmsg
BCH_EN/db/BCH_EN.hier_info
BCH_EN/db/BCH_EN.hif
BCH_EN/db/BCH_EN.idb.cdb
BCH_EN/db/BCH_EN.lpc.html
BCH_EN/db/BCH_EN.lpc.rdb
BCH_EN/db/BCH_EN.lpc.txt
BCH_EN/db/BCH_EN.map.bpm
BCH_EN/db/BCH_EN.map.cdb
BCH_EN/db/BCH_EN.map.hdb
BCH_EN/db/BCH_EN.map.kpt
BCH_EN/db/BCH_EN.map.logdb
BCH_EN/db/BCH_EN.map.qmsg
BCH_EN/db/BCH_EN.map.rdb
BCH_EN/db/BCH_EN.map_bb.cdb
BCH_EN/db/BCH_EN.map_bb.hdb
BCH_EN/db/BCH_EN.map_bb.logdb
BCH_EN/db/BCH_EN.pre_map.cdb
BCH_EN/db/BCH_EN.pre_map.hdb
BCH_EN/db/BCH_EN.root_partition.map.reg_db.cdb
BCH_EN/db/BCH_EN.routing.rdb
BCH_EN/db/BCH_EN.rtlv.hdb
BCH_EN/db/BCH_EN.rtlv_sg.cdb
BCH_EN/db/BCH_EN.rtlv_sg_swap.cdb
BCH_EN/db/BCH_EN.sgdiff.cdb
BCH_EN/db/BCH_EN.sgdiff.hdb
BCH_EN/db/BCH_EN.sld_design_entry.sci
BCH_EN/db/BCH_EN.sld_design_entry_dsc.sci
BCH_EN/db/BCH_EN.smart_action.txt
BCH_EN/db/BCH_EN.sta.qmsg
BCH_EN/db/BCH_EN.sta.rdb
BCH_EN/db/BCH_EN.sta_cmp.6_slow_1200mv_85c.tdb
BCH_EN/db/BCH_EN.stingray_io_sim_cache.99um_ff_1200mv_0c_fast.hsd
BCH_EN/db/BCH_EN.stingray_io_sim_cache.99um_tt_1200mv_0c_slow.hsd
BCH_EN/db/BCH_EN.stingray_io_sim_cache.99um_tt_1200mv_85c_slow.hsd
BCH_EN/db/BCH_EN.syn_hier_info
BCH_EN/db/BCH_EN.tiscmp.fast_1200mv_0c.ddb
BCH_EN/db/BCH_EN.tiscmp.slow_1200mv_0c.ddb
BCH_EN/db/BCH_EN.tiscmp.slow_1200mv_85c.ddb
BCH_EN/db/BCH_EN.tis_db_list.ddb
BCH_EN/db/BCH_EN.tmw_info
BCH_EN/db/logic_util_heursitic.dat
BCH_EN/db/prev_cmp_BCH_EN.qmsg
BCH_EN/incremental_db/compiled_partitions/BCH_EN.db_info
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.cdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.dfp
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.hdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.kpt
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.logdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.cmp.rcfdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.cdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.dpi
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.hbdb.cdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.hbdb.hb_info
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.hbdb.hdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.hbdb.sig
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.hdb
BCH_EN/incremental_db/compiled_partitions/BCH_EN.root_partition.map.kpt
BCH_EN/incremental_db/README
BCH_EN/simulation/modelsim/BCH_EN.sft
BCH_EN/simulation/modelsim/BCH_EN.vo
BCH_EN/simulation/modelsim/BCH_EN.vt
BCH_EN/simulation/modelsim/BCH_EN.vt.bak
BCH_EN/simulation/modelsim/BCH_EN_6_1200mv_0c_slow.vo
BCH_EN/simulation/modelsim/BCH_EN_6_1200mv_0c_v_slow.sdo
BCH_EN/simulation/modelsim/BCH_EN_6_1200mv_85c_slow.vo
BCH_EN/simulation/modelsim/BCH_EN_6_1200mv_85c_v_slow.sdo
BCH_EN/simulation/modelsim/BCH_EN_min_1200mv_0c_fast.vo
BCH_EN/simulation/modelsim/BCH_EN_min_1200mv_0c_v_fast.sdo
BCH_EN/simulation/modelsim/BCH_EN_modelsim.xrf
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak1
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak10
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak11
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak2
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak3
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak4
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak5
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak6
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak7
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak8
BCH_EN/simulation/modelsim/BCH_EN_run_msim_rtl_verilog.do.bak9
BCH_EN/simulation/modelsim/BCH_EN_v.sdo
BCH_EN/simulation/modelsim/modelsim.ini
BCH_EN/simulation/modelsim/msim_transcript
BCH_EN/simulation/modelsim/rtl_work/@b@c@h_@e@n/verilog.prw
BCH_EN/simulation/modelsim/rtl_work/@b@c@h_@e@n/verilog.psm
BCH_EN/simulation/modelsim/rtl_work/@b@c@h_@e@n/_primary.dat
BCH_EN/simulation/modelsim/

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