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文件名称:Lab7

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-05-13
  • 文件大小：
    13.97kb
  • 已下载：
    0次
  • 提 供 者：
    夏****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Adder Substrator 能夠顯示在FPGA上並且能夠實際作加減 可做signed int -Adder Substrator
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Lab7/clock_divisor.v
Lab7/debounce.v
Lab7/iseconfig/Lab7.projectmgr
Lab7/iseconfig/lab7.xreport
Lab7/keyboard.v
Lab7/Lab7.gise
Lab7/lab7.ucf
Lab7/lab7.v
Lab7/Lab7.xise
Lab7/lab7_summary.html
Lab7/sevenSegment.v
Lab7/_xmsgs/pn_parser.xmsgs
Lab7/iseconfig
Lab7/_xmsgs
Lab7

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