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文件名称:Verilog-statemachine

  • 所属分类：
    VHDL编程
  • 标签属性：
    [WORD]
  • 上传时间：
    2008-10-13
  • 文件大小：
    178.81kb
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

利用Verilog编程实现状态机的例子。很不错的。-use Verilog Programming state machine example. Very good.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

状态机例子/状态机设计的例子.txt
状态机例子/第七章.doc
状态机例子
www.dssz.com.txt

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