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文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
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Verilog数字时钟 实现24小时的监控，用七段码显示出来，包含时序图等
在ISE下仿真-digital clock Verilog
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设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and h
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用verilog编写的多功能数字钟,非常适合那些需要这方面开发的人员。-Prepared using verilog multifunction digital clock, ideally suited for the development of personnel in this regard.
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数字电子钟，具有显数和调时功能。
语言为verilog HDL，平台为quartes 2-digital clock
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用Verilog语言编写的多功能数字钟，用七段显示时钟-Verilog language, multi-function digital clock clock, seven-segment display
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朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器，乘法器，多路选择器，二进制转BBCD码，加法器，减法器，简简单易懂状态机，四位比较器，7段数码管，i2c总线，lcd液晶LCD显示出来，拨码开关，串口，蜂鸣器，矩阵键盘，跑马灯，交通灯，数字时钟 可直接使用。
-Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
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用verilog数字钟，并且在ise上验证，可以显示分秒，并且可以对分和秒进行调整-Verilog digital clock, and verified in ise, can display every minute, and you can adjust the minutes and seconds
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verilog写的数字时钟，可以暂停时间，写入时间，最好用外扩键盘不然程序会跳动！-digital clock verilog to write, you can pause time, write time, the best keyboard or external expansion program to beat!
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该程序适用于xilinx公司的FPGA开发板，spartan3E系列250型号 通过verilog编程实现数字钟的功能，下板子验证可用！-This procedure applies to xilinx FPGA development board Series 250 Model spartan3E digital clock verilog programming under the board to verify available!
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用Verilog HDL设计一个数字时钟，显示时分秒，日期。其中有一个信号键控制显示时钟还是日期。-Using Verilog HDL design a digital clock display minutes and seconds, date. A signal to control the display clock or date.
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QUARTUS中实现数字钟，有计时计分计秒的功能，整点报时的功能，用VERILOG实现。-QUARTUS achieve digital clock, a timer function scoring the seconds, the whole point timekeeping function, using VERILOG implementation.
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本程序是用QUARTUS软件设计的数字钟，采用verilog语言描述-This procedure is to use the QUARTUS software design of digital clock, using verilog language descr iption
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基于VeRILOG语言的多功能数字钟，已在FPGA板子上实现-Multi-function digital clock based VeRILOG language has been implemented on the FPGA board
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电子钟设计，verilog语言编写，拥有数秒和计时两个主要功能-4 bit digital clock, might function as a stopwatch
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采用Verilog HDL RTL 描述完成数字钟，基于basys3，软件平台：vivado-Using Verilog HDL RTL to complete the descr iption of digital clock based on basys3 software platform: vivado
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用Verilog写一个多功能数字钟，实现整点报时，切换，年月日周时分秒等的显示。-basic FPGA ,design a founctional digital clock,achieve years、month、day、weeks、hours、minite and so on
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用verilog实现的一个简单的数字时钟，已通过仿真验证。-the realization of digital clock on the basis of verilog hdl
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数字钟verilog hdl数字钟数字钟
数字钟简易数字钟(This is a simple digital clock, the language is Verilog HDL, including buffeting and dividing frequency and other functions)
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数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
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