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  1. crc16

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  2. crc16 module for SDIO DAT line calculation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:590byte
    • 提供者:kantengri
  1. wait_data

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  2. module to wait data on DAT line SDIO mode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:665byte
    • 提供者:kantengri
  1. code

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  2. 代码文件夹: ARVI_FSM.v为顶层文件,用于模拟时用。 dataHex.dat 为模拟输入文件(只有10行,象征的意思。实际我们模拟时,dataHex.dat文件足有1个多GB) dataFormat.dat为输入文件对应的带格式的文件 使用modelsim模拟时,将dataHex.dat名字改为CPUContext.txt 结果: result.txt -Code folder: ARVI_FSM.v for top-level documen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:30.98kb
    • 提供者:Bell
  1. Quartus_CRACK

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  2. Quartus_CRACK_license.dat破解文件,对初学软件的朋友有用。-Quartus_CRACK_license.dat crack file, be useful for beginners software friends.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:307.61kb
    • 提供者:WANG
  1. quartus10.0-crack

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  2. quartus10.0破解文件#用于Quartus II 10.0 : #将sys_cpt.dll覆盖掉安装目录即可。 #把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II 10的Tools菜单下选择License Setup,下面就有NIC ID)。 #在Quartus II 10的Tools菜单下选择License Setup,然后选择License file,最后点击OK。 #注意:license文件存放
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-24
    • 文件大小:328kb
    • 提供者:geyunda
  1. myowncpu

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  2. 简单的8字CPU的VHDL实现 dat 内存测试数据-Simple CPU VHDL implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.34mb
    • 提供者:阿诺·
  1. berlekamp_parallel

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  2. The Berlekamp multiplier [3] uses two basis representations, the polynomial basis for the multiplier and the dual basis for the multiplicand and the product. Because it is normal practice to input all data in the same basis, this means some basis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:153.35kb
    • 提供者:guctiida
  1. Quartus10.0pojie

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  2. licence.dat证书,用于quartus10.0的破解文件-licence.dat certificate for quartus10.0 the crack file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:2.38mb
    • 提供者:liuweiwang
  1. ADXL345_acc

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  2. void Delay5us() void Delay5ms() void ADXL345_Start() void ADXL345_Stop() void ADXL345_SendACK(bit ack) bit ADXL345_RecvACK() void ADXL345_SendByte(BYTE dat) BYTE ADXL345_RecvByte() void ADXL345_ReadPage() void ADXL345_Write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.73kb
    • 提供者:mangbudie
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