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FPGA-CPLD_DesignTool(5-6)
- FPGA-CPLD_DesignTool(example5-6),需要的朋友可以下载-FPGA-CPLD_DesignTool (example5-6), a friend in need can be downloaded
6-portRegisterFile
- 6端口寄存器IP内核VHDL源代码，所需的开发环境是QUARTUS II 6.0。
Xilinx spartan 6 DDR 测试源代码
- Xilinx FPGA Spartan 6 上可运行的软核microblaze以及外设DDR, SPI,UART等测试代码
eetop.cn_Crack_Modelsim.SE.6.6
- Modelsim 6.6c keygen
Synplify.Premier.v9.6.2.with.I
- Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack,Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack
半整数分频器的实现（verilog）
- 半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！,fen pin qi
modelsim_6.3f_6.4b_6.5_crck.ra
- 目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的
keygen
- modelsim se 6.2b版本的keygen.exe-modelsim se 6.2b keygen.exe
Crack_modelsim_6.1g-6.3d
- modelsim的学习和使用已经源代码，对读者很有帮助，如何使用modelsim builder-modelsim builder,very helpful
spartan6
- xilinx spartan-6 fpga原理图，包括电源部分，外接ddr2等功能 -xilinx spartan-6 fpga schematics, including power supply, external features such as ddr2
Mentorkg_2010
- Modelsim 6.6 破解，Windows & Linux通用-Modelsim 6.6 crack, can be used for Windows/Linux edition.
modelsim-win32-6.5-se_Crack
- modelsim-win32-6.5-se 解破文件。 功能全。可以用到2020年。可以用于VHDL,VERILOG, system C 等模拟及混合模拟。-modelsim-win32-6.5-se solutions broken files. full loaded. expired in 2020.. Can be used for VHDL, VERILOG, system C simulation and mixed simulation.
Model_sim_6.6se_crack
- modelsim破解文件,这个找到的.需要大家一起用吧.-modelsim 6.6 crack
xlx_s6_lx150t_dev-sch-revc032510
- avnet Spartan-6开发板原理图-avnet Spartan-6 development board schematics
modelsim_crack
- ModelSim破解文件，本人实验通过（6.2K），没有问题,可以使用,内含使用说明-modelsim crack file
xtp051_sp601_schematics
- Xilinx公司最新的Spartan 6系列FPGA所用的开发板电路图，详尽包括了电源、IO、外设、USB等部分的内容，极具有参考价值，另外还有一个USB芯片 68013所使用的HEX文件可供下载-Xilinx' s new Spartan 6 Series FPGA development board used in circuit detail, including the power, IO, peripherals, USB and some other content, most
source3-6
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 3-6
husw
- 用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
modelsim6_0_user_guide
- Modelsim 6.0 中文版使用教程，从安装到使用，图文详解介绍，适合初学者学习-Modelsim 6.0 Chinese version of the use of tutorials, from installation to use, including picture introduction, suitable for beginners to learn
Clocking-resources-Spartan-6
- CLOCK RESOURCES FOR SPARTAN 6 LX150T.