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adc0809
- 基于北京革新公司出品的EDA实验工具箱的数模转换程序。该程序将输入的5V信号从01至FF量化并通过2位数码管进行显示。量化精度为0.1v。编译环境为quartusll.5.1版本。fpga芯片为EP18CQ240C6
脉宽测量程序源代码
- 脉宽测量：可以用来测量脉冲宽度，周期技术信号显示从00到FF，共16x16位,Pulse width measurement: can be used to measure pulse width, cycle technology signals from 00 to FF, a total of 16x16-bit
cf_fft_1024_8
- 这是用verilog语言实现的1024点ff程序t-This is achieved using Verilog 1024 language ff procedures point t
ff
- QUARTUS II平台上的基于VHDL语言的电梯系统控制程序。-QUARTUS II platform based on the VHDL language elevator system control procedures.
ff
- 在DSP BUILDER上实现数字滤波器-In the realization of digital filters on a DSP BUILDER
adder
- adder in vhdl , ff , using xilinx ise -adder in vhdl , ff , using xilinx ise
sdram
- 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
ff
- 简单的网站 一个网站 很简单。 我自己写的。写了一会儿哟-something
reversible
- this doc for reversible latch based to do JK ff by Sayem gate -this doc for reversible latch based to do JK ff by Sayem gate
FF
- FPGA的智能压力传感器系统设计intelligent pressure sensor system-intelligent pressure sensor system
sync_signals
- Double-FF synchronization stage and frequency divider.
eepromFINALcorto
- Basically it waits for a interrupt (push button) and checks if an eeprom 24c64 has FF in all its address then turns a led if true, this is only if the switch in port D is closed, if not, it writes a byte number "i" in the adress number "i" and then v
frame-synchronous-search-circuit
- 用verilog语言编写的帧同步搜索电路，输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节，帧同步字为H“FF”。clk为输入同步时钟。-Verilog language for frame synchronous search circuit, the input data is data for the 8-bit parallel data stream, the basic structure of the data frame, the frame lengt
jkff_behav.v
- This is JK-FF in Behavioural Style.
LSP
- THIS CODE IS FOR COMPUTING LSP USING HARDWARE REALIZATION IN TERMS OF MUX AND FF.
AD0804
- FPGA之ADC0804实验（1）程序是用ADC0804显示00-ff（2）将其转换成0-255；（3）将其转换成0-5.0V； （4）如果输入电压大于2.5V，设定报警灯亮。此程序基于Quartus的编程环境，采用Veilog语言编写。-ADC0804 FPGA experiment (1) program is to use ADC0804 00-FF (2) will be converted into 0-255 (3) will be converted into 0-5.0V (
SDRAM_96M
- 基于FPGA的SDRAM串口实验，verilog语言写的，附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to do the experiment works, even o
2_FFs
- Flipflop with all possible combination verilog