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  1. rs_decoder_31_19_6.tar

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  2. Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-22
    • 文件大小:13.91kb
    • 提供者:孟轲敏
  1. 88fifovhdl

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  2. 88位进出缓冲器8*8位的fifo数据缓冲器的vhdl源程序 编了个8*8位的fifo数据缓冲器的vhdl源程序,是经过quartusII4.2编译成功的程序。。希望能跟各位交流-88 out of 8* 8-bit buffer fifo data buffer vhdl source Bianle Ge 8* 8-bit data buffer fifo vhdl source code is compiled through quartusII4.2 successful progra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.33kb
    • 提供者:zhaorongjian
  1. MAC

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  2. Verilog code for MAC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1mb
    • 提供者:dheeru
  1. calculator

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  2. 此源码为在xilinx环境中用VHDL实现计算器,实例可用xcs40xl-4-pq208戓xc2s100-6pq208FPGA来实现-The source code in xilinx environment using VHDL implementation calculators, examples can be xcs40xl-4-pq208 Ge xc2s100-6pq208FPGA to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:7.61kb
    • 提供者:cherry
  1. jcb

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  2. 递加的三角波 用以输出是各种信号的一种 精度比较好-di jia san jiao bo yong yi xian shi shu chu shi ge zhong xin hao de yi zhong
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.18kb
    • 提供者:sunkai
  1. fifo

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  2. 是在quartus II软件的中编写的fifo模块的verilog HDL硬件描述语言代码,提供给大家希望对大家有一定的而帮助。-fjwe fe w w4 twtw43t4 t3fsjs fsd f swefw gewr ge ger g e t 3ewutowj otweu to teow t3o tewr to t3t t3e rtweo t3w 34 t34 o3tjwkl sj ter k.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:447.19kb
    • 提供者:李万林
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