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8位相位相加乘法器
- 8位相 加乘法器，具有高速，占用资源较少的优点-eight multiplier phase together with high-speed, taking up less resources advantages
PCI_PIO
- 不足20元的PCI设计，含ABEL源代码。-PCI design less than 20Yuan ,including ABEL code
FIRvhdl
- 用vhdl实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真-use VHDL to achieve a fir filter design requirements : 1. The smallest stop band attenuation - 30dB. 2. With fluctuating within less than 1DB. 3. With MATLIB with MAX
Comparators_16B
- verilog 实现 优化的16位比较器 可以输出大于，小于，等于。模块化设计，可扩展为32位-Verilog achieve optimization of 16 compared with the output can be greater than, less than, equal to. Modular design, which can be expanded to 32
automachine
- 自动售货机 l 设计要求： 1．机器有一个投币孔，每次只能投入一枚硬币，但可以连续投入多枚硬币。机器能识别的硬币金额为1元，5角和1角。顾客可选择的饮料价格有1元，1元5角，2元三种。每次只能售出1瓶饮料。 2．购买饮料时先选择饮料价格再投币，当投入的硬币总金额达到或超过饮料价格后，机器发出指示信号并拒收继续投入的硬币。顾客投币后，按动确定键，机器将发出饮料和找零硬币，若所投金额不足，则发出欠资信号指示。在欠资情况下，顾客可以继续投币购买，也可按取消键，机器将退出所投入的全部金额。
VHDLEXAM
- 我们学校做VHDL实验的源码，在别处是下不到的-our school experiment VHDL source code, elsewhere is less than the
FIR低通滤波器部分模块
- 一个FIR低通滤波器,最小阻带衰减-30db,带内波动小于1db．用MAXPLUS2设计与仿真。-This is a FIR LPF, with -30dB in stop-band and sigma is less than 1dB. It is designed and simulated on MAXPLUS2.
inverter422
- 延时小，功耗小的反相器链设计。HSPICE 仿真网单，。25um工艺-less delay ,low power consumption.
mul64
- Verilog实现的64位乘法器，该乘法器是我所见过的最牛的乘法器、运算快、资源利用少-Verilog implementation of the 64-bit multiplier, the multiplier is the most I have ever seen cattle multiplier, computing faster, less resource utilization
divider
- 移位快速除法器，通过一次移4位试商实现快速除法功能，较普通减除法器有及其巨大的效率提升-Divider rapid shift by a shift to four test functions of rapid division, as compared with ordinary objects have less efficiency and its huge
qiangdaqi
- 使用vhdl语言设计的一个四人参加的智力竞赛抢答计时器。当有某一参赛者首先按下抢答开关时，响应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于100s（显示为0—99），时间显示采用倒计时方式。当达到限定时间时，的发出声响以示警告。 -Using VHDL language design four people to participate in the quiz answer in the timer. When a participa
SPI
- VHDL语言编写的SPI通信接口,可实现与单片机等外部MCU的通信,且只占用较少的引脚线-Written in VHDL SPI communication interface, can be realized with the microcontroller and other external MCU communication, and only takes less pin line
CCMU
- 代码是一个复数乘法器，两个复数相乘，只用到了2个实数相乘，运算量少-Code is a complex multiplier, two complex multiplication, uses only real number multiplied by 2, operations less
Wallace
- 一个关于Wallace树乘法器的论文，当中展示了一种改进后的wallace树乘法器方案，相比原来占用晶体管更少，效率更高-Wallace tree multiplier on the papers, which show an improved wallace tree multiplier after the program, compared to the original transistors occupy less efficient
jiaotongdeng
- 1). 用红、绿、黄三色发光二极管作信号灯。主干道为东西向，有红、绿、黄三个灯；支干道为南北向，也有红、绿、黄三个灯。红灯亮禁止通行；绿灯亮允许通行；黄灯亮则给行驶中的车辆有时间停靠到禁行线之外。 2).由于主干道车辆较多而支干道车辆较少，所以主干道绿灯时间较长。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯，两者交替重复。主干道每次放行50秒，支干道每次放行30秒。 在每次由亮绿灯变成亮红灯的转换过程中间，需要亮5秒的黄灯作为过渡，以使行驶中的车辆有时间
Design_of_Traffic_Light_Control_System_Base_on_FPG
- 用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路设计中的优越性。-The design method of traffic light control system by using Very- High- Speed Integrated Circuit Hardware Descr iption La
FPGA-drivenLEDdisplay
- FPGA驱动LED显示:运用硬件描述语言（如VHDL）设计一个显示译码驱动器，即将要显示的字符译成8段码。由于FPGA有相当多的引脚端资源，如果显示的位数N较少，可以直接使用静态显示方式，即将每一个数码管都分别连接到不同的8个引脚线上，共需要8×N条引脚线控制.-FPGA-driven LED display: the use of hardware descr iption languages (such as VHDL) design a display decoder driver, ab
VHDL
- PWM控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。当采用FPGA产生PWM波形时，只需FPGA内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。 直流电机控制电路主要由2部分组成，如图1所示： FPGA中PWM脉宽调制信号产生电路； &
exer3
- 3， 采用尽可能少的电路，求出两个在100以内的正整数的最大公约数和最小公倍数。（不许采用mod函数），仿真并综合出电路-3, the circuit using as little as possible, find two positive integers less than the 100 greatest common divisor and least common multiple. (Not allowed to use mod function), and integrated
less
- Less for VHDL Project