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  1. 65536

    0下载：
  2. （1） 计数器的输入为RST（复位），EN（使能），CLK（时钟），U_D（up_down加/减选择）；输出为COUT（进位/借位输出），CQ（3：1）（数值输出）； 范围65536。 -failed to translate

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-07
    • 文件大小：56.88kb
    • 提供者：xxf
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