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  1. xapp930

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  2. RGB to Y CB CR conversion source code in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:44.62kb
    • 提供者:niki
  1. fir

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  2. 利用Verilog语言编写的FPGA作为数字fir滤波器的程序,在编译器中调试通过,可以作为模块调用。-the model of fir digital cr which is written of verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:792byte
    • 提供者:saul
  1. EDA5

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  2. 交通灯控制器设计:1.有MR(主红)、MY(主黄)、MG(主绿)、CR(乡红)、CY(乡黄)、CG(乡绿)六盏交通灯需要控制; 2.交通灯由绿→红有4秒黄灯亮的间隔时间,由红→绿没有间隔时间; 3.系统有MRCY、MRCG、MYCR、MGCR四个状态; 4.相间公路右侧各埋有一个传感器,当有车辆通过相间公路时,发出请求信号S; 5.平时系统停留在MGCR状态,一旦S信号有效,经MRCY转入MRCG状态,但要保证MRCG状态也不得短于一分钟; 6.一旦S信号无效,系统脱离MRC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1013.35kb
    • 提供者:周旋
  1. traffic

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  2. 一条主干道,一条乡间公路。组成十字路口,要求优先保证主干道通行。有MR(主红)、MY(主黄)、MG(主绿)、CR(乡红)、CY(乡黄)、CG(乡绿)六盏交通灯需要控制;交通灯由绿→红有4秒黄灯亮的间隔时间,由红→绿没有间隔时间;系统有MRCY、MRCG、MYCR、MGCR四个状态-A main road, a country road. Composition of the crossroads, requiring priority to ensuring the main road traf
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:213.02kb
    • 提供者:guo
  1. Simulate-CR-XR-EE-KT_2008_004

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  2. Simulate CR XR-EE-KT_2008_004
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.07mb
    • 提供者:MR TRUONG
  1. shiyanwu

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  2. 用VHDL编程实现一条主干道,一条乡间公路。组成十字路口,要求优先保证主干道通行。有MR(主红)、MY(主黄)、MG(主绿)、CR(乡红)、CY(乡黄)、CG(乡绿)六盏交通灯需要控制;交通灯由绿→红有4秒黄灯亮的间隔时间,由红→绿没有间隔时间;系统有MRCY、MRCG、MYCR、MGCR四个状态;-VHDL programming to a main road, a country road. Composed of a crossroads, requiring priority to en
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:132.85kb
    • 提供者:高华
  1. blank

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  2. 监控摄像头传入数据,通过芯片TVP5150转换成数字信号,其中sav_check.vhd检测帧头,converter.vhd将信号转换成Y,Cb,Cr格式,最后write_blank.vhd重新组建完整数字信号,最后通过ADV7171转成模拟信号输出到监视器上。这中间,可以对Y做各种图像处理,如滤波处理,均衡处理,只需要在converter之后添加处理文件即可。-Surveillance camera incoming data through the chip TVP5150 converte
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:6.28mb
    • 提供者:丁会
  1. SDI_controller

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  2. 项目:用到FPGA驱动GV7600输出SDI信号,输出分辨率1920*1080p,首先,了解GV7600芯片的特性功能,按照bt1120协议传输10位Y,Cb,Cr数据;其次,我的项目中用的是10位通道分时复用传输Y,Cb,Cr数据;配置引脚很重要,当初verilog代码写好了,因为硬件引脚配置错误,导致调试一直不通;同时,sof文件也要一直更新(Based on FPGA to design the drive controller of GV7600)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-09-13
    • 文件大小:2.48mb
    • 提供者:Davemissyou
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