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  1. clock

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  2. 时钟分配电路,输入为时钟信号CLK,输出为信号F0~F5,这六个信 号中只允许有一个为高电平,F0、F2、F4的持续时间为2个CLK,F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:893byte
    • 提供者:victor
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