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  1. fsm8051

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  2. :首先介绍了DS--UWB系统的的发射与接收模型,然后分析了利用滑动相关法对信道进行估讣,并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.69kb
    • 提供者:季昀
  1. oc8051_defines

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  2. :首先介绍了DS--UWB系统的的发射与接收模型,然后分析了利用滑动相关法对信道进行估讣,并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4.54kb
    • 提供者:季昀
  1. pc

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  2. :首先介绍了DS--UWB系统的的发射与接收模型,然后分析了利用滑动相关法对信道进行估讣,并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:951byte
    • 提供者:季昀
  1. H[mm.264

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  2. 这是一个描述的文档,教你怎么写Verilog关于H264 的文章那个,考了非常受启发。-This is a descr iption of the document, teach you how to write Verilog that the article on the H264, the test is very enlightening.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:250.4kb
    • 提供者:谌敏飞
  1. avalon

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  2. avalon接口总线标准,的理解,看了之后,会了解avalon-mm和avalon-st-avalon interface bus standards, understanding, looked after, will understand avalon-mm and avalon-st
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:196.01kb
    • 提供者:李民
  1. mm

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  2. 简单的74161的实验,完成功能仿真以及相关的实验测试,测试可以使用-experiment with SN74161 and simulator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:313.8kb
    • 提供者:李旭
  1. 112

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  2. LED七段数码管数字钟具体完成功能: 1.设计并完成LED七段数码管数字钟电路。 2.数字钟显示格式为:HH:MM:SS。 3. 具有通过 开关能够调整时、分、秒的功能-led chengxu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:224.49kb
    • 提供者:葛成龙
  1. NIOSIIf_100M_Custom_NixieTube

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  2. 挂载到Avalon-MM总线的数码管控制器-Avalon-MM bus to mount the digital controller
  3. 所属分类:VHDL编程

    • 发布日期:2017-06-17
    • 文件大小:25.56mb
    • 提供者:chenxin
  1. ieep1.4

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  2. 10-b binary-weighted D/A converter based on current division is presented. The effective resolution bandwidth is 5 MHz at a maximum clock frequency of 40 MHz. The circuit is integrated in a 0.8-pm double-metal CMOS technology and the chip are
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:488.17kb
    • 提供者:john
  1. PCIE_quartus13.1_tutorial2

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  2. altera pcie avalon MM PCIE硬核仿真教程,器件Cyclone V,不同于教程1-avalon MM pcie sim tutorial,device Cyclone V,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-10-29
    • 文件大小:1.27mb
    • 提供者:liuluren
  1. i2c

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  2. 这是基于altera avalon-MM总线的I2C IP核。利用VHDL语言编写。(This is an I2C IP core based on the altera avalon-MM bus. Using VHDL language.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:81kb
    • 提供者:打采萨
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