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搜索资源列表

  1. shiyan

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  2. 调用quartus ii 的megefunction lpm_add_sub 做补码加法-lpm_add_sub complement addition
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.49mb
    • 提供者:haiyang du
  1. shiyan

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  2. 三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器 Verilog 实现
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:40.08kb
    • 提供者:huang09002
  1. shiyan

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  2. OFDM中的信道均衡技术对于研究如何消除噪声干扰以及去除相位偏移的有着重要的作用-OFDM channel equalization techniques in the study of how to eliminate noise and to remove the phase offset has an important role in
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.3mb
    • 提供者:闫城
  1. shiyan

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  2. 能够测量出方波的频率,其范围50Hz~50KHz。 要求测量的频率绝对误差±5Hz。 将测量出的频率以十进制格式在实验板上的4个数码管上显示。 测量响应时间小于等于10秒。-Able to measure the square wave frequency, its range 50Hz to 50KHz. Require the measurement of the absolute frequency error 5Hz. Will measure the frequency i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:255.63kb
    • 提供者:周爱丹
  1. FPGA-SHIYAN

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  2. FPGA教学资源,包括几十个教学实验程序,主芯片为EP2C8Q208C8,SDRAM. 实验指导书 CPLD_mode 9.3Nios_sound_TCP 9.2RunnigLED 10TCP1_test 4.1DECODER_3_8 4.2ENCODER_8_3 4.3Hex7S_s 4.4Hex7S_d 4.5MUX_4 4.6COMPARE 4.7ADDER_4 4.8ADD_SUB_4 5.1D_FF 5.2REG 5.3SHIFT_R 5.4 COUNTER 5.5 FRE_D 5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:43.46mb
    • 提供者:阿飞
  1. SHIYAN

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  2. VHDL多个小实验,包括加法器,AD变换,状态机、波形发生器等-VHDL several small experiment includes an adder, AD conversion, the state machine, the waveform generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.15mb
    • 提供者:zhangtao
  1. FPGA-shiyan

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  2. 原创的DE2开发板实验指导书实验的部分代码 个人已经验证了-Original DE2 board guide books experiments have verified the individual parts of the code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.41mb
    • 提供者:程思
  1. shiyan

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  2. 使用FPGA设计的一种跑表,但只是用来实验上的仿真-FPGA design using a stopwatch, but only for simulation on
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:457.06kb
    • 提供者:郑龙大
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