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  1. ledwater

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  2. 流水灯实验,本代码仅供交流学习,未经同意不得用于其它商业用途。-ke yi zhuanzai
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:39.81kb
    • 提供者:陈林泉
  1. jcb

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  2. 递加的三角波 用以输出是各种信号的一种 精度比较好-di jia san jiao bo yong yi xian shi shu chu shi ge zhong xin hao de yi zhong
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.18kb
    • 提供者:sunkai
  1. FPGAxiaoshufenpin

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  2. 实现任意分频的分频器设计,包括小数分频,任意小数分频的设计方案-ren yi xiao shu fen pin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:256.57kb
    • 提供者:jin
  1. qi-duan-yi-ma-qi

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  2. 七段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器,输出信号LED7S的7位分别是g、f、e、d、c、b、a,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。接有高电平段发亮,于
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:3.07kb
    • 提供者:xuling
  1. yi-wei-er-jin-zhi-quan-jia-qi

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  2. 一位二进制全加器的源代码及详细WORD文档,maxplus软件运行,管脚已配置完成,芯片为EP1K30TC144-3-A binary full source code and detailed documentation WORD, maxplus software running, pin has been configured, EP1K30TC144-3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:130.45kb
    • 提供者:邱海涛
  1. yi

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  2. a)以约 100KSPS 的采样率,连续对直流电压进行 AD 转换,将串行结果转换成并行, 显示在数码管上,测量三个以上电压点,分析 ADC 精度。 b)输入信号为 100Hz、幅度约 4.5V 的正极性正弦信号,用 SignalTap II 逻辑分析 仪分析转换结果。 c)实现单次 AD 转换:每按一次键,自动产生CS和一组时钟完成一次转换,将转换结 果显示在数码管上。 -a) sampling rate of about 100KSPS continuous DC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:327.56kb
    • 提供者:项馨仪
  1. yi

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  2. 可以左移右移的移位寄存器,包含复位端、预置数端,可控制左移或右移,八位led灯显示。-shifting register
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-24
    • 文件大小:4.2mb
    • 提供者:lily
  1. Digital-IC-Test-Questions-Summary

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  2. 基本涵盖目前数字方向公司的笔试题目,FPGA笔试面试题目,含有联发科技,珠海全志,兆易等公司,十分难得-The basic direction of the company covering the current numbers written questions, FPGA written interview subject, comprising MediaTek, Zhuhai Chi, Zhao Yi and other companies, very rare
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.06mb
    • 提供者:李浩轩
  1. iis

    0下载:
  2. IIS代码,来源于黄毅的system on chip-IIS code Huang Yi on-chip system and source code analysis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:5.72kb
    • 提供者:木子
  1. uart

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  2. IIS代码,来源于黄毅的system on chip与源代码分析-IIS code, Huang Yi the system on chip and source code analysis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:9.76kb
    • 提供者:木子
  1. usb_host_device

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  2. usb代码,来源于黄毅的片上系统与源代码分析-usb code Huang Yi on-chip system and source code analysis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:238.46kb
    • 提供者:木子
  1. spi

    0下载:
  2. spi代码,来源于黄毅的片上系统与源代码分析-spi code Huang Yi on-chip system and source code analysis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:8.2kb
    • 提供者:木子
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