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  1. SELLER

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  2. 基于verilog HDL的自动售货机控制电路设计: 可以对5种不同种类的货物进行自动售货,价格分别为A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在一个3位7段LED(二位代表元,一位代表角)显示以投入的总钱数,最大9.90元,如果大于该数值,新投入的硬币会退出,选择货物的输入信号Ia,Ib,Ic,Id,Ie和一个放弃信号In,输出指示信号为 Sa, Sb ,Sc ,Sd, Se
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.73kb
    • 提供者:chenyi
  1. Zet-1.1.2

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  2. 這是一個開放的執行情況等廣泛使用的IA - 32架構(一般稱為 x86)的。這個項目是很新,但它可以合成一個可配置的設備,如FPGA或CPLD的,或作出一個定制的ASIC。兩個 FPGA板目前支持:賽靈思 ML403和Altera DE1。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 這個項目是很複雜的,是在一個非常早期的發展階段。只有16位的一部分(即該80186分之8086)的支持,看
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:535.76kb
    • 提供者:bruce
  1. a_vhd_16550_uart_latest.tar

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  2. it ia uart with all the features in it.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:127.63kb
    • 提供者:alpa c trivedi
  1. Vhdl1

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  2. calculating of iD & iQ, with ia & ib in 2 s complement
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:710byte
    • 提供者:T. H. Sutikno
  1. h2

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  2. 加法器 输入信号: 输入数实部Ra,Rb,Rc,Rd,虚部Ia,Ib,Ic,Id的数据宽度均为19位;每次向加法器阵列只能送一个操作数,包括实数R(19bit)、虚部I(19bit);操作数据a、c、b、d的顺序连续送入,在加法器列中要进行串并变换。 CP脉冲。 输出信号: 输出数实部Ra’,Rb’,Rc’,Rd’,虚部Ia’,Ib’,Ic’,Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:23.34kb
    • 提供者:郝宁
  1. code

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  2. 若输入信道的各符号等概出现,求该信道 的互信息量 • 画出不同信噪比下的互信息量变化的曲线, 以M为参数,画一簇曲线(其中加上一条 AWGN信道容量曲线作对比) • 调整函数a=f(x),使当x=si时,a=iA‐b,b也为 一实常数,在A和 不变的情况下,互信息 量随b的变化情况是什么趋势? • b的取值对互信息量随信噪比的变化曲线的 影响-If the input channel of the symbols, such as concept, f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.42kb
    • 提供者:王先生
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