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搜索资源列表

  1. adder

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  2. 采用加法树流水线乘法构造八位乘法器,并分析设计的性能和结果在时钟节拍上落后的影响因素。 -Multiplication using adder tree structure line 8 multiplier, the design and analysis of the results of the performance and beat the clock on the impact of the factors behind.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.18mb
    • 提供者:张炳良
  1. dianziqin

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  2. 这个程序是利用Quartus II编写的利用数控分频器设计硬件电子琴,主系统由3个模块组成,顶层设计文件内部有三个功能模块:SPEAKER.VHD 和TONE.VHD和NoteTabs.vhd。模块TONE是音阶发生器,模块SPEAKER中的主要电路是一个数控分频器,NOTETABS模块用于产生节拍控制和音阶选择信号。-This program is the use of Quartus II design prepared by the use of CNC divider hardware
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:380.08kb
    • 提供者:哈哈
  1. dianziqin

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  2. 电子琴, 利用实验箱的脉冲源产生1,2,3,。。。共7个或14个音阶信号; 用指示灯显示节拍;能产生颤音效果。-Organ, using a pulse source generated test cases 1,2,3,. . . A total of 7 or 14 chromatic signal with the indicator shows the beat to produce vibrato effects.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.77kb
    • 提供者:kxsh
  1. caideng

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  2. 16盏彩灯循环 分4个节拍,按一定顺序依次循环执行-16 Lantern 4 beat loop points, according to a certain order of loop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:51.56kb
    • 提供者:wangzexiang
  1. VHDL-NoteTabs-

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  2. 利用实验数控分频器的设计硬件乐曲演奏电路,主系统由三个模块组成,顶层设计文件,其内部有三个功能模块,TONETABA.VHD,NOTETABS.VHD,和SPEAKERA.VHD, 在原设计的基础上,增加一个NOTETABS模块用于产生节拍控制(INDEX数据存留时间)和音阶选择信号,即在NOTETABS模块放置一个乐曲曲谱真值表,由一个计数器的计数值来控制此真值表的输出,而由此计数器的计数时钟信号作为乐曲节拍控制信号,从而可以设计出一个纯硬件的乐曲自动演奏电路。-Experimental NC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:4.92kb
    • 提供者:JACK
  1. jiep

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  2. 两个程序,其一为节拍发生器,其二为同步计数器-Two programs, one to beat generator, and the second synchronous counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:894byte
    • 提供者:马付涛
  1. caidengkongzhiqi

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  2. 一个使用vhdl语言设计的彩灯控制器,使彩灯(LED管)能连续发出四种以上不同的显示形式;多种花型可以自动变换,循环往复;彩灯变换的快慢节拍可以选择;具有清零开关。-A lantern controller design using vhdl language, lantern (LED tube) can continuously send more than four different display forms kinds of flowers can automatically tr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:344.57kb
    • 提供者:陈小龙
  1. VHDLled

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  2. 用VHDL设计出一条“蛇”,在一排(四个)七段数码管上以八字形绕圈子,并能通过按键改变其运动方向-VHDL design a " snake" figure eight in a row (four) seven-segment digital tube to beat about the bush, and through the buttons to change its direction of motion
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:345.75kb
    • 提供者:陈大伟
  1. myfpga

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  2. 详细描述设计过程 ① 指令格式设计 ② 微操作的定义 ③ 节拍的划分 ④ 处理器详细结构设计框图及功能描述(评分重点) a. 模块之间的连线单线用细线,2根及以上用粗线并标出根数及. b. 用箭头标明数据流向,例化时用到的信号名称应标在连线上 ⑤ 各功能模块结构设计框图及功能描述(评分重点) ⑥ VHDL代码、UCF文件、测试指令序列(每条指令的含义) ⑦ 实验总结,在调试和下载过程中遇到的问题 -Design Pr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:5.97mb
    • 提供者:王思雨
  1. lab6

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  2. 详细描述设计过程和实验中遇到的问题,包括: ① 指令格式设计 ② 微操作的定义 ③ 节拍的划分 ④ 处理器详细结构设计框图及功能描述(评分重点) a. 模块之间的连线单线用细线,2根及以上用粗线并标出根数及. b. 用箭头标明数据流向,例化时用到的信号名称应标在连线上 ⑤ 各功能模块结构设计框图及功能描述(评分重点) ⑥ VHDL代码、UCF文件、测试指令序列(每条指令的含义) 实验总结,在调试和下载过程中遇到的问题
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:5.58mb
    • 提供者:王思雨
  1. filter2

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  2. 本实验完成加权均值滤波,其原理如下: 设采集到的数据按节拍输入,依次表示为d0,d1,d2,d3,d4,…,则输出依次为 do= d0*1/4+d1*1/2+d2*1/4 do= d1*1/4+d2*1/2+d3*1/4 … 假设采集到的数据为8位unsigned,输出do只保留整数。-This experiment is completed weighted mean filter, which works as follows: Set data collected
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:378.03kb
    • 提供者:123
  1. caideng8

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  2. 计能让一排灯(8只)自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式: ◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。 彩灯变化方向有单向移动,双向移动,跳跃移动等。 ◆ 随机变化。变化花样相同,但节拍及花样的转换都随机出现。 -Total make a row of lights (8) to automatically change the display pattern
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.8kb
    • 提供者:黎铖
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